실리콘 포토닉스 및 광학 CPO
Silicon Photonics & Co-Packaged Optics
구리 배선 대신 빛(광자)으로 칩 간 데이터를 전송하여 인터커넥트 전력 30% 절감
5.5 실리콘 포토닉스 (Silicon Photonics) 및 광학 CPO
🎨 눈으로 보는 핵심 소자 구조도 (정밀 단면도 & 머메이드 다이어그램)
![💡 [3D 공학 정밀 구조도] CPO(Co-Packaged Optics) 광엔진 PIC: 마하젠더 변조기(MZM), 마이크로링 공진기(MRR) 및 저손실 실리콘 광도파로](/assets/semiconductor/vol5_5_silicon_photonics_cpo.png)
💡 [3D 공학 정밀 구조도] CPO(Co-Packaged Optics) 광엔진 PIC: 마하젠더 변조기(MZM), 마이크로링 공진기(MRR) 및 저손실 실리콘 광도파로
1. 플러그형 광 트랜시버 vs CPO 물리적 신호 경로 비교
| 광 인터커넥트 아키텍처 | 물리적 배치 구조 및 전송 거리 | 에너지 효율 (pJ/bit) | 대역폭 밀도 및 랙 전력 한계 |
|---|---|---|---|
| 1세대: 플러그형 광모듈 (Pluggable) | 서버 랙 전면 패널에 꽂고 긴 PCB 구리선(30~ 50 cm)으로 ASIC 연결 | 15 ~ 20 pJ/bit (고주파 감쇄 보상 SerDes 전력 폭증) | 800G → 1.6T 전환 시 프론트패널 면적 및 방열 한계 봉착 |
| 2세대: NPO (Near-Packaged Optics) | ASIC이 실장된 동일 패키지 기판 바로 옆에 광엔진 배치 | 8 ~ 12 pJ/bit (구리선 거리 5~ 10 cm로 단축) | 기판 면적 절약 및 전력 중간 단계 절감 |
| 3세대: CPO (Co-Packaged Optics) | 초대형 인터포저 상에 ASIC 다이와 광엔진(EIC/PIC)을 직접 칩렛으로 원칩 집적 | < 3~ 5 pJ/bit (전송 거리 < 1 cm, 전력 70% 이상 급감) | 3.2T / 6.4T 초광대역 AI 클러스터 스위치의 궁극적 해결책 |
2. [주력 광소자 단면] MZM 위상변조기 및 마이크로링(MRR) 공진기 구조
flowchart TD
subgraph MZM ["MZM 리브(Rib) 도파로 단면 및 광전 변조 메커니즘"]
C["음극 전극 (Cathode, n++ 저저항 콘택)"]
A["양극 전극 (Anode, p++ 저저항 콘택)"]
RIB["실리콘 리브 도파로 코어 (Si Core, 두께 220 nm, 폭 ~450 nm)"]
PN["내장 비대칭 PN 접합 (역방향 바이어스 인가로 공핍층 신축)"]
BOX["매립 산화막 기판 (BOX SiO2, 두께 2 μm, 빛을 코어 내부에 가둠)"]
C --- RIB --- A
RIB --- PN
RIB --- BOX
end3. [제조 시퀀스] 실리콘 포토닉스(PIC) 6대 핵심 공정 단면 흐름
flowchart LR
S1["[1] SOI 기판 준비<br/>220nm Si 코어 + 2μm BOX 산화막"] --> S2["[2] DUV 리소 & 식각<br/>폭 450nm 리브 도파로 정밀 식각"]
S2 --> S3["[3] 다단 P/N 이온주입<br/>도파로 중심에 초고속 변조 접합 형성"]
S3 --> S4["[4] 게르마늄(Ge) 선택 에피<br/>광검출기(PD) 흡수층 SEG 단결정 성장"]
S4 --> S5["[5] 금속 배선 & 팁 에칭<br/>초저손상 광학 결합 인터페이스 완성"]4. [광학 결합 기술] 그레이팅 커플러 vs 에지 커플러 & 스팟 사이즈 변환 (SSC)
| 광섬유-칩 결합 인터페이스 | 빛의 입사 방향 및 광학 구조 | 결합 손실 (Loss) 및 대역폭 | 웨이퍼 레벨 테스트 및 패키징 |
|---|---|---|---|
| [A] 그레이팅 커플러 (Grating Coupler) | 칩 표면에 형성된 주기적 회절 격자를 통해 수직 경사(8~ 10^°) 입출사 | 결합 손실 ~ 2.5 dB/facet, 편광 및 파장 대역폭 제한 | 웨이퍼를 자르기 전 웨이퍼 상태에서 광학 검사 가능 (양산성 최고) |
| [B] 에지 커플러 (Edge Coupler / Spot Converter) | 칩 측면 모서리를 테이퍼 형태로 깎아 광섬유를 수평 측면으로 1:1 결합 | 결합 손실 < 1.0 dB/facet 극저손상, 전 파장 대역 무손실 | 웨이퍼를 다이로 다이싱한 후에만 정렬 가능, 초정밀 패키징 공정 요구 |
flowchart TD
A["AI 클러스터 초거대화: 수만 개 GPU 간 올투올(All-to-All) 통신"] --> B["구리 배선 한계: 레인당 224Gbps 도달 시 고주파 감쇄로 전송 불가"]
B --> C["실리콘 포토닉스 광엔진(Optical Engine) 도입"]
C --> D["ELS (외장 레이저): 열에 약한 레이저는 차가운 전면 랙에 배치"]
D --> E["CPO 아키텍처: 광엔진을 GPU와 동일 패키지 1mm 이내에 3D 집적"]
E --> F["TSMC COUPE / 인텔 OCI: 마이크로범프 및 하이브리드 본딩 직결"]
F --> G["결과: 비트당 통신 에너지 ~2 pJ/bit 달성 (전력 70% 절감, 대역폭 밀도 10배 폭증)"]🔍 왜 필요한가? — 구리선의 물리적 사망 선고 (224G SerDes 한계)
1. 표피 효과(Skin Effect)와 유전체 손실의 이중 타격
전기 신호의 주파수가 수십 GHz로 올라가면 전류가 구리 도선의 껍질로만 흐르는 표피 효과(Skin Effect)가 발생하여 실효 저항이 급증합니다.
112 Gbps / 224 Gbps 극초고속 신호에서 PCB 유전체 손실은 인치당 -2dB 이상에 달합니다.
불과 30cm 길이의 구리선을 지나는 동안 신호 세기가 1/1,000 이하(-30dB)로 감쇄되어 신호 눈(Eye Diagram)이 완전히 닫힙니다.
신호를 복원하기 위해 수많은 리타이머(Retimer) DSP 칩을 중간에 배치해야 하며, 스위치 랙 전력의 30% 이상이 오직 신호 복원용 칩에 낭비됩니다.
2. 빛(Photon)의 압도적 우위
감쇄율 제로화: 광섬유의 손실은 1 km당 -0.2 dB에 불과합니다. 랙 내부 10미터든 데이터센터 건물 간 2킬로미터든 신호 감쇄가 사실상 없습니다.
주파수 다중화 (WDM: Wavelength Division Multiplexing): 단 한 가닥의 광섬유에 서로 다른 8~16개의 파장(색깔)의 빛을 동시에 쏘아 보내 대역폭을 수십 테라비트(Tbps)로 확장할 수 있습니다.
📐 이론을 지탱하는 4대 핵심 수식과 직관적 물리
실리콘 포토닉스와 CPO는 빛의 도파로 간섭 제어와 구리 배선 저항 장벽을 돌파하는 광전 융합학이다.
[수식 1] 광 도파로 마하젠더 위상 변조 조건 (MZI Phase Shift)
빛의 굴절률을 전기로 변조하여 보강·상쇄 간섭으로 빛을 켜고 끄는 간섭계 조건:
Δ n_eff: 전기적 캐리어 주입/공핍에 의한 실효 굴절률 변화량
위상차 Δ φ = π(180도)가 되는 순간 두 갈래의 빛이 만나 서로를 완벽히 상쇄시켜 광 신호 '0'을 출력
직관적 비유 (파도의 정면충돌 상쇄):
수로를 두 갈래로 나눈 뒤 한쪽 수로의 바닥(굴절률)을 살짝 들어 올려 파도의 타이밍을 반 박자(180도) 늦추면, 다시 합쳐지는 출구에서 파도의 마루와 골이 정면충돌해 물결이 거울처럼 잔잔해집니다(빛의 소멸).
[수식 2] 실리콘 플라즈마 분산 효과 (Soref-Bennett Relation)
도파로에 전압을 걸어 전자와 정공 농도를 바꿀 때 빛의 실효 굴절률(Δ n)과 광 흡수율(Δα)이 변화하는 경험적 물리식 (λ = 1.55 μm 파장 기준):
Δ N_e, Δ N_h: 전자 및 정공 캐리어 농도 변화량 (단위: cm⁻³)
실리콘은 중심대칭성 결정 구조로 1차 선형 전기광학 효과(Pockels 효과)가 없으므로, PN 접합의 역방향 전압을 이용해 자유 캐리어(전자·정공)를 고갈시켜 실효 굴절률을 변조함으로써 초당 100Gbps 이상의 초고속 광신호를 스위칭합니다.
직관적 비유 (안개 낀 호수의 빛 굴절):
맑은 공기 속을 직진하던 레이저 빔이 자욱한 안개(자유 전자 구름)를 통과할 때 빛의 속도가 미세하게 지연되고 위상이 꺾이는 현상을 이용해 초고속 광 신호를 변조합니다.
[수식 3] 마이크로링 공진기 FSR 및 열 표동 (MRR FSR & Thermal Drift)
마이크로링 공진기의 인접 공진 파장 간격(FSR)과 실리콘 열광학 계수에 의한 공진점 이동:
n_g ≈ 4.0 (실리콘 도파로 군굴절률), dn_Si/dT ≈ 1.86 × 10⁻⁴ K⁻¹ 대입 시 이론적 열표동은 ≈ +0.07 nm/^°C이며, 패키징 후 실측 표동률은 ≈ 0.08~ 0.1 nm/^°C 수준입니다.
GPU 발열로 링 온도가 단 10^°C만 변해도 공진 파장이 ≈ 0.8~ 1 nm 표동하여 통신 채널이 완전히 이탈하므로, 각 링마다 통합 마이크로 히터(Integrated Micro-Heater)를 배치하고 밀리와트(mW) 단위 전력으로 능동 온도 제어(Thermal Closed-Loop Tuning)를 수행합니다.
[수식 4] 광학 통신 링크 버짓 (Optical Link Budget)
외장 레이저 광원에서 송신된 광출력이 수신단 게르마늄 광검출기 감도 이상으로 도달하기 위한 최소 파워 마진:
송신 광출력: P_Laser ≈ +10 dBm (10 mW DFB 레이저)
에지 커플러 결합 손실: α_coupling ≈ 1.0 ~ 1.2 dB/facet (양단 합계 ~2.4 dB)
실리콘 도파로 전파 손실: α_wg ≈ 1.5 dB/cm, 칩 내부 총 도파로 길이 L_wg ≈ 2 cm (손실 ~3 dB)
변조기 삽입 손실: IL_mod ≈ 3.5 dB (MZM 전극 흡수 및 슬랩 손실)
WDM 다중화 필터 손실: Loss_WDM ≈ 1.5 dB
단거리 광섬유 손실: Loss_fiber ≈ 0.1 dB
수신단 Ge PD 감도: P_sens ≈ -12 dBm (@ BER = 10⁻¹²)
계산 결과: 수신 파워 P_Rx = +10 - (2.4 + 3.0 + 3.5 + 1.5 + 0.1) = -0.5 dBm >> -12 dBm (안전 링크 마진 ≈ 11.5 dB 확보!).
⚙️ 심층 작동 메커니즘: 실리콘 포토닉스 4대 핵심 광소자
실리콘은 간접 천이형(Indirect Bandgap) 반도체라 스스로 빛을 내지는 못하지만, 빛을 전달하고 가공하는 데는 최고의 소재입니다.
| 핵심 광학 소자 | 물리적 작동 메커니즘 | 실전 엔지니어링 특징 |
|---|---|---|
| 실리콘 광도파로 (Waveguide) | 실리콘 코어(n=3.48)와 SiO₂ 클래딩(n=1.44)의 압도적 굴절률 차(Δ n ≈ 2.0)를 이용한 광 전반사 | 빛을 곡률 반경 5 μm 수준으로 급격히 꺾어도 빛이 새지 않아, 기존 유리 도파로 대비 칩 크기를 1/1,000로 축소 |
| 마하-젠더 변조기 (MZM) | 간섭계 두 팔에 PN 접합을 형성하고 역방향 전압을 걸어 자유 캐리어 플라즈마 분산 효과로 굴절률을 변조 | 파장 및 온도 변화에 매우 둔감하여 안정성이 최고이지만, 위상 지연을 위해 도파로 길이가 1~ 3 mm로 비교적 큼 |
| 마이크로링 공진기 (MRR) | 링 둘레가 빛의 파장의 정수배와 일치할 때만 빛을 흡수/통과시키는 광학 필터 | 크기가 수 마이크로미터로 MZM의 1/100 수준 초소형이지만, 온도 변화(0.1 nm/^°C)에 극도로 민감해 정밀 마이크로 히터 제어 필수 |
| 게르마늄 광검출기 (Ge PD) | 실리콘 위에 게르마늄을 선택 에피 성장하여 통신 파장(1310/1550 nm) 빛을 흡수, 전자-정공 쌍 생성 | 암전류(Dark Current) 억제를 위해 격자 불일치(4%) 스트레스를 어닐링으로 치유, 50 GHz 이상의 초고속 광-전기 변환 |
🏭 팹 제조 장비 및 컴포넌트 서플라이체인
| 밸류체인 분류 | 핵심 기업 및 대표 장비/부품 | 핵심 공정 역할 및 스펙 |
|---|---|---|
| PIC 리소그래피 | ASML Twinscan NXT:1980Di (ArFi 액침 스캐너) | 220nm 두께 Si 광도파로의 라인 러프니스(LER < 2 nm) 극소화 식각 패터닝 |
| Ge 에피택시 | Applied Materials Centura RP-CVD | 400^°C 저온 버퍼 + 650^°C 고온 에피 2단계 선택 성장으로 결함 전위 억제 |
| 하이브리드 본딩 | BESI Datacon / EVG 850DB | EIC 구동칩과 PIC 광학칩 간 서브마이크론(< 0.5 μm) 초정밀 Cu-Cu 직접 접합 |
| 외장 레이저 광원 (ELS) | Lumentum, Coherent (Finisar) | CW DFB InP 레이저 다이오드, Telcordia GR-468-CORE 고신뢰성 표준 인증 |
| 광섬유 어레이 (FAU) | Senko Advanced Components, US Conec | V-홈(V-groove) 기반 피치 정밀도 ± 0.5 μm의 16채널 광섬유 어레이 리본 |
| 광전 테스트 계측기 | Keysight N4373E / Anritsu MP1900A | 112G/224G PAM4 광학 광신호 Eye Diagram 검증 및 BER 테스팅 |
🔬 ELS(외장 레이저)와 CPO 패키징의 절대적 이유
1. 레이저를 GPU 패키지 밖으로 쫓아낸 이유 (ELS의 탄생)
빛을 만들어내는 레이저 다이오드(InP 기반 DFB 레이저)는 열(Temperature)의 극단적 천적입니다.
레이저 온도가 85^°C를 넘으면 광 출력 효율이 급락하고, 온도가 10^°C 오를 때마다 레이저 수명(MTBF)은 절반으로 깎입니다.
현대 AI GPU(NVIDIA H100, B200)의 다이 온도는 100^°C 이상으로 치솟습니다.
만약 고가의 GPU 패키지 안에 레이저를 함께 밀봉해버리면, 레이저 하나가 타버렸을 때 수천만 원짜리 GPU 전체를 버려야 하는 치명적 수율 참사가 일어납니다.
해결책: 레이저는 차가운 에어컨 바람이 부는 서버 전면 패널의 ELS(External Laser Source) 서랍에 넣고, 광섬유를 통해 일정한 빛(CW 레이저)만 GPU 옆의 광엔진(PIC)으로 공급합니다. 레이저가 고장 나면 서버를 끄지 않고도 앞면에서 외장 레이저만 핫스왑(Hot-swap)으로 교체할 수 있습니다.
📊 플러그형 광모듈 vs CPO 기술 스펙 비교
| 비교 항목 | 기존 플러그형 트랜시버 (800G OSFP) | 최첨단 CPO 광엔진 (1.6T / 3.2T COUPE) |
|---|---|---|
| 전기 인터페이스 거리 | 30 ~ 50 cm (긴 PCB 구리 트레이스) | < 1 mm (첨단 패키징 직결) |
| 비트당 전력 소모 | 15 ~ 20 pJ/bit (높음) | 2 ~ 3 pJ/bit (80% 이상 절감!) |
| 신호 왜곡 및 지연 | 리타이머 DSP 필수, 스큐 발생 | 리타이머 제거 가능, 초저지연(Direct Drive) |
| 패키지 대역폭 밀도 | 0.2 Tbps/mm (기판 모서리 한계) | > 2.0 Tbps/mm (10배 이상 고밀도) |
| 레이저 배치 | 광모듈 내부 통합 (고온 노출) | ELS 외장 분리 모듈 (냉각 구역 핫스왑) |
| 주요 적용 분야 | 범용 스위치 랙, 전통 데이터센터 | AI 슈퍼컴퓨터 NVLink, 51.2T/102.4T 스위치 랙 |
🏢 글로벌 실리콘 포토닉스 & CPO 4대 진영
1. TSMC (대만) — COUPE 플랫폼:
세계 최고 수준의 파운드리 패키징 기술을 바탕으로 COUPE (Compact Universal Photonic Engine) 상용화.
EIC(전자 제어칩)와 PIC(광학칩)를 SoIC 마이크로범프 없이 Cu-Cu 하이브리드 본딩으로 직접 붙여 기생 정전용량을 극소화.
2. Broadcom (브로드컴, 미국) — Bailly CPO:
2023년 세계 최초로 51.2 Tbps 스위치(Tomahawk 5)에 8개의 6.4T CPO 광엔진을 직접 패키징한 Bailly 시스템 양산 발표.
3. Intel (인텔, 미국) — OCI (Optical Compute Interconnect):
인텔의 20년 실리콘 포토닉스 노하우를 집약한 4 Tbps OCI 칩렛 시연. CPU/GPU에 직접 광 인터페이스를 꽂는 미래 표준 선점.
4. NVIDIA (엔비디아, 미국):
차세대 블랙웰(Blackwell) 및 루빈(Rubin) 울트라 AI 클러스터를 위해 NVLink 통신을 구리 케이블에서 CPO 광엔진으로 전면 전환하는 로드맵 가동.
💡 스스로 검증하는 3가지 질문과 답변 (Self-Check)
1. Q1. 112G/224G 초고속 통신 환경에서 기존 PCB 구리 배선 대신 실리콘 포토닉스 광통신이 필연적인 물리적 이유는 무엇인가?
A1: 고주파 교류 신호는 도선의 표면 껍질로만 흐르는 표피 효과(Skin Depth δ ∝ 1/√(f))와 PCB 유전체 흡수 손실(tanδ)로 인해 감쇄가 극심해집니다. 224Gbps 신호는 구리 배선 30cm 통과 시 신호의 99.9%(-30dB)가 소멸되어 막대한 DSP 전력을 써서 복원해야 합니다. 반면 실리콘 포토닉스는 저항과 유전 손실이 사실상 제로인 광자를 이용하므로 손실이 -0.2dB/km에 불과해 통신 전력을 70% 이상 획기적으로 줄일 수 있습니다.
2. Q2. 웨이퍼 상에서 광신호를 결합할 때 그레이팅 커플러(Grating Coupler)와 에지 커플러(Edge Coupler)는 어떤 엔지니어링 트레이드오프를 갖는가?
A2: 그레이팅 커플러는 웨이퍼 표면에 회절 격자를 새겨 수직(8~10도)으로 빛을 쏘아 넣으므로 칩을 자르기 전 웨이퍼 레벨 전수 검사(WLT)가 가능하지만, 결합 손실(-2.5 ~ -4dB)이 크고 특정 파장에만 작동합니다. 반면 에지 커플러는 나노 역테이퍼(Inverse Taper)를 통해 단면으로 수평 직결하여 결합 손실이 -1dB 미만으로 매우 낮고 초광대역을 지원하지만, 칩을 다이싱하고 거울처럼 광학 연마해야만 테스트할 수 있어 공정 난이도가 높습니다.
3. Q3. CPO 아키텍처에서 레이저 광원(ELS)을 GPU/스위치 칩과 함께 패키징하지 않고 차가운 서버 전면 랙으로 분리한 이유는 무엇인가?
A3: 레이저 다이오드(InP 화합물)는 온도 상승에 극도로 취약하여 85^°C 이상에서 효율이 급락하고 10^°C 상승마다 수명(MTBF)이 반토막 납니다. 반면 1,000W급 차세대 GPU는 온도가 100^°C에 육박합니다. 만약 레이저를 GPU 패키지 내부에 함께 밀봉하면 수천만 원 상당의 GPU 패키지 전체가 레이저 고장 하나로 폐기되는 수율 및 신뢰성 재앙이 발생합니다. 따라서 레이저를 차가운 전면 랙의 ELS 모듈로 격리하고 핫스왑(Hot-swap) 교체 가능하도록 설계한 것입니다.
🔗 관련 링크
핸드북 전체 목차 (MOC)
단위 공정: 0.6 금속 배선 및 첨단 2.5D/3D 패키징
연계 아키텍처: 4.5 차세대 비휘발성 메모리와 PIM
광전 센서: 5.4 CMOS 이미지 센서(CIS)와 광전 변환
공학 정본 원문: 5.5 실리콘 포토닉스 및 광학 CPO
연계 실시간 산업 동향
브로드컴, 102.4Tbps 스위치용 공동패키징 광학(CPO) 엔진 공개… 실리콘 포토닉스 인터커넥트 시대
전기 신호 인터커넥트의 거리 및 전력 한계를 해결하는 1.6T 실리콘 포토닉스 광학 엔진이 스위치 패키지 위에 직접 통합됐다. AI 클러스터 광학 네트워킹 전력 소모를 50% 절감한다.
Murata Unveils CPO Road Map Integrating Optical, Electrical and Thermal Technologies
Murata Manufacturing Co. has unveiled a technology road map for co-packaged optics (CPO) for artificial intelligence data centers, detailing the de...
Deep Dive 연계 학술 논문
3nm FinFET Base Logic Die for HBM4 Memory Subsystems with Built-In Self-Test (BIST) and Advanced Power Telemetry
Y. H. Koh, M. J. Lee, H. B. Shin et al.
Design of a 3nm base logic die for 2048-bit HBM4 stacks integrating real-time per-channel timing calibration, on-die thermal/voltage telemetry, and high-coverage BIST engine with <1.2% area overhead.
In-Situ Optical Emission Spectroscopy (OES) Metrology for HARC Plasma Etching in Advanced Fab Environments
H. Sugai, M. Sekine, M. Hori et al.
Real-time radical and ion energy distribution tracking using multi-wavelength OES during deep silicon and dielectric trench etching, enabling 0.1nm depth precision endpoint detection in 300mm automated production lines.