CMOS 이미지 센서 (CIS 4T Pixel & DTI)
CMOS Image Sensor (CIS 4T Pixel & DTI)
깊은 트렌치 격리(DTI)와 상관 이중 샘플링(CDS)을 통한 초고감도 광학 센싱
5.4 CMOS 이미지 센서 (CIS 4T Pixel & DTI 격리)
🎨 눈으로 보는 구조/공정 비교
![💡 [3D 공학 정밀 구조도] 후면조사형(BSI) CMOS 이미지 센서 4T 픽셀: 온칩 마이크로렌즈, RGB 컬러필터, 깊은 트렌치 격리(DTI) 및 핀드 포토다이오드(PPD)](/assets/semiconductor/vol5_4_cis_4t_pixel_dti.png){kind=tracking}
💡 [3D 공학 정밀 구조도] 후면조사형(BSI) CMOS 이미지 센서 4T 픽셀: 온칩 마이크로렌즈, RGB 컬러필터, 깊은 트렌치 격리(DTI) 및 핀드 포토다이오드(PPD)
FSI vs BSI + FDTI/BDTI (단면도)
| CIS 센서 구조 | 광자 입사 경로 및 배선 배치 | 광학적 감도 및 양자 효율 (QE) | 크로스토크 및 노이즈 |
|---|---|---|---|
| 구세대 FSI (전면조사형) | 마이크로렌즈 → 컬러필터 → 금속 배선층(Cu/Al) → 포토다이오드 | 금속 배선이 빛을 가리고 반사시켜 양자 효율 저하 (QE < 40%) | 비스듬한 입사광이 배선에 난반사되어 인접 화소로 침범 |
| 현세대 BSI (후면조사형) | 마이크로렌즈 → 컬러필터 → 포토다이오드 직결 → 배선층은 맨 뒤로 배치 | 빛을 가리는 배선이 전혀 없어 양자 효율 극대화 (QE > 80%) | 픽셀 간 DTI 격벽과 결합하여 완벽한 광학적/전기적 격리 실현 |
4T + DCG 화소 회로 및 정전위 에너지 프로파일
flowchart TD
subgraph PixelCircuit ["4T + DCG (듀얼 변환 이득) 픽셀 회로도"]
PPD["포토다이오드 (PPD: 전하 생성 및 축적)"]
TG["전송 트랜지스터 (Transfer Gate: TG)"]
FD["플로팅 디퓨전 (Floating Diffusion: 전하를 전압으로 변환)"]
DCG["DCG 트랜지스터 (듀얼 변환 이득 커패시터 연결)"]
RST["리셋 트랜지스터 (Reset: VDD로 FD 초기화)"]
SF["소스 팔로워 (Source Follower: 신호 증폭)"]
SEL["선택 트랜지스터 (Row Select: 출력 라인 연결)"]
PPD -->|광전자 전송| TG --> FD
FD <--> DCG
FD --> SF --> SEL
RST --> FD
endflowchart TD
L["광자 입사 (μ-Lens + CFA)"] --> BSI["BSI 후면 수광 — 배선 간섭 완전 배제"]
BSI --> PPD["PPD: 광자 흡수 → 전자-정공 분리 (완전공핍)"]
PPD --> DTI["DTI 나노 격벽: 광학 산란 및 캐리어 확산 차단"]
DTI --> CDS1["RST ON: FD 리셋 전압 샘플링 (V_rst, 저울 영점 측정)"]
CDS1 --> TG["TG ON: PPD 전자가 FD 저울로 100% 완전 전송"]
TG --> CDS2["Signal 샘플링 (V_sig, 물 무게 측정)"]
CDS2 --> SUB["CDS 감산: ΔV = V_rst - V_sig (kTC 노이즈 원천 상쇄)"]
SUB --> SF["SF (소스 팔로워) 버퍼링 → 컬럼 라인 출력"]
SF --> STACK["Cu-Cu 하이브리드 본딩을 통해 로직 웨이퍼로 직행"]
STACK --> ADC["Massive Parallel Ramp ADC → 초고속 디지털 변환"]🔍 왜 필요한가? — 기존 세대의 물리적 한계와 대전환
1. CCD의 종말과 3T CIS의 치명적 결함
CCD (전하결합소자): 화소 자체에는 증폭 트랜지스터가 없고 전하를 '버킷 릴레이' 방식으로 칩 끝단까지 차례로 밀어내어 단 하나의 증폭기로 읽었습니다. 화소 간 균일성은 완벽했으나, 수십 V의 특수 고전압 클럭 드라이버가 필요해 전력 소모가 극심했고 표준 CMOS 로직 공정과 융합할 수 없었습니다.
3T CIS (PD - RST - SF): CMOS 공정으로 저전력 집적은 성공했으나, kTC 열잡음(Reset Noise)이 플로팅 노드에 영구 박제되었습니다:
3T 화소는 저울에 물이 이미 담긴 상태에서 리셋을 누르므로 '물 붓기 전 저울 자체의 흔들림'을 따로 측정할 방법이 없어 어두운 밤하늘 사진이 자글자글한 노이즈로 뒤덮였습니다.
2. 4T + Pinned Photodiode (PPD)의 탄생: CDS의 완성
4T 화소는 PPD와 FD 사이에 전송 게이트(TG)라는 물리적 '수문'을 하나 더 두었습니다.
상관 이중 샘플링 (CDS, Correlated Double Sampling):
1. 수문(TG)을 닫아둔 채 저울(FD)을 비우고 첫 번째 전압 V_rst를 측정. 2. 수문(TG)을 열어 PPD의 광전자를 FD로 100% 쏟아붓고 두 번째 전압 V_sig를 측정. 3. 두 전압의 차이 Δ V = V_rst - V_sig를 취하면 저울 자체의 기생 kTC 노이즈와 트랜지스터 문턱전압 산포가 수학적으로 완벽하게 0으로 소거됩니다.
3. FSI의 광학적 질식과 BSI(후면 조사형)의 필연성
화소 크기가 1.4 μm → 1.0 μm → 0.64 μm로 미세화되면서, 전면 금속 배선(3~5층의 Cu 배선 터널)의 종횡비가 극단적으로 높아졌습니다.
배선 터널 깊이가 수 μm에 달해 비스듬히 입사하는 빛(사광)이 배선 벽면에 부딪혀 반사되거나 옆집 화소로 침범했습니다:
필팩터(Fill Factor) 급락: 빛을 받는 유효 수광 면적이 40% 미만으로 추락.
광학적 혼색(Crosstalk): 빨간색 화소로 들어간 빛이 초록색 화소를 때려 사진 채도가 탁해짐.
BSI 혁명: 웨이퍼 표면에 트랜지스터와 금속 배선을 다 만든 뒤, 웨이퍼를 뒤집어 반대편(실리콘 이면)을 백그라인딩으로 수 μm 두께까지 갈아내고 그 뒷면에 직접 마이크로렌즈를 올렸습니다. 빛이 배선 간섭을 일체 받지 않고 곧바로 실리콘에 닿아 필팩터가 90% 이상으로 수직 상승했습니다.
📐 이론을 지탱하는 3대 수식과 직관적 물리
CMOS 이미지 센서는 빛 광자를 전하로 변환하여 전압으로 환산하는 나노 포토닉스 계측학이다.
[수식 1] 픽셀 풀웰 용량 (Full Well Capacity, FWC)
포토다이오드가 포화되지 않고 최대로 저장할 수 있는 전자의 총 개수:
화소 크기가 0.6μm 이하로 줄어들면 FWC가 5,000 e⁻ 이하로 쪼그라들어 대낮에 하늘이 하얗게 날아가는 포화 현상 발생 → 깊은 수직 DTI 트렌치와 고전압 피닝 기술로 정전용량 C_PD 사수
직관적 비유 (빗물을 받는 물통의 크기):
화소 하나는 마당에 놓아둔 물통입니다. 햇빛(비)이 쏟아질 때 물통이 너무 작으면 순식간에 물이 넘쳐흘러(화이트아웃) 밝은 곳의 디테일을 전부 잃어버리므로 물통의 깊이(C_PD)를 깊게 파야 합니다.
[수식 2] 센서 동적 범위 (Dynamic Range, DR)
가장 밝은 빛부터 암흑 속 노이즈 직전의 미약한 빛까지 구별해 내는 능력의 비:
CDS(상관 이중 샘플링) 회로로 리셋 잡음 σ_read를 1.0 e⁻ 이하로 억제하고 FWC를 극대화하여 70~ 80 dB 이상의 고명암비(HDR) 달성
직관적 비유 (어두운 골목과 눈부신 태양을 동시에 보기):
캄캄한 터널 출구에서 밖의 눈부신 햇살과 터널 안 어두운 벽면의 글씨를 사람의 눈처럼 한 프레임 안에 찌그러짐 없이 선명하게 동시에 담아내는 능력입니다.
[수식 3] 플로팅 디퓨전 변환 이득 (Conversion Gain, CG)
포토다이오드에서 넘어온 전자 1개가 플로팅 디퓨전(FD) 노드에 만드는 전압 변화량:
어두운 곳에서는 커패시턴스 C_FD를 극도로 줄여 전자 1개당 전압 변화를 크게 뻥튀기하는 High CG 모드, 밝은 곳에서는 C_FD를 키워 많은 전자를 수용하는 Dual Conversion Gain(DCG) 구현
직관적 비유 (눈금 자의 정밀도 변환):
좁쌀 한 알(전자 1개)의 무게를 잴 때는 초정밀 전자저울(High CG)로 눈금을 크게 띄우고, 수박 한 통(대낮의 대량 전자)을 잴 때는 튼튼한 체중계(Low CG)로 갈아타는 이중 감도 시스템입니다.
⚙️ 심층 작동 메커니즘 & 팹 단위 나노 공정
1. PPD (Pinned Photodiode) 공학: 표면 암전류 0의 비밀
실리콘 표면은 SiO₂ 계면과 맞닿아 결함 준위(Dangling Bond, Traps)가 무수히 존재합니다. 이 계면 트랩에서 열에 의해 전자가 자발적으로 생성되는 것이 암전류(Dark Current)이자 화면에 하얗게 타는 화이트 픽셀(Hot Pixel)의 주범입니다:
Hole Accumulation Pinning Layer: PPD 표면에 고농도 p⁺ 층(붕소, BF₂ 임플란트)을 극도로 얕게 형성하여 표면 전위를 0 V(접지)로 단단히 고정(Pinning)합니다.
계면의 모든 트랩이 다수 캐리어인 정공(Hole)으로 가득 차 전자가 생성되자마자 재결합 소멸하므로, 표면 암전류가 99% 이상 원천 차단됩니다. 빛을 받아 생성된 전자는 표면 아래 매립된 n-well 깊은 곳에 안전하게 모입니다.
| PPD 깊이별 구조 | 인가 전위 및 전하 상태 | 핵심 엔지니어링 역할 | 암전류(Dark Current) 제어 |
|---|---|---|---|
| 표면 (p⁺ Pinning Layer) | 0V (기판 접지와 쇼트, 정공 포화 상태) | Si/SiO₂ 계면의 댕글링 본드 트랩을 정공으로 가득 채워 패시베이션 | 표면 열적 암전류 생성을 원천 봉쇄 (노이즈 제로화) |
| 매립 n-well 포켓 | +1.2V ~ +1.5V (완전 공핍 전위 우물) | 빛을 받아 생성된 광전자를 포획하여 보관하는 에너지 포텐셜 댐 | 전하 저장 용량(FWC: Full Well Capacity) 확보 |
| 하부 p-epi 벌크 | 0V (Substrate 기판 기준) | 빛이 깊게 침투할 때 생성되는 광전자를 상부 우물로 반사 | 깊은 적색광/적외선 흡수 및 전하 수집 효율 향상 |
2. DTI (Deep Trench Isolation) 격벽 나노 공정
화소 피치가 0.6 μm 이하로 줄어들면 실리콘 벌크 내에서 광전자가 옆 화소로 확산되거나, 적색/근적외선 장파장 광자가 대각선으로 침투하여 혼색이 발생합니다. 이를 막기 위해 화소 경계면에 수직 참호를 파는 공정이 DTI입니다.
| DTI 격벽 기술 | 식각 깊이 및 가공 방향 | 광학적 크로스토크 차단율 | 암전류 제어 및 공정 난이도 |
|---|---|---|---|
| FDTI (Front DTI) | 웨이퍼 전면(회로면)에서 포토다이오드 깊이까지 식각 후 산화막 충진 | 전면 배선 인접 영역 크로스토크 억제 | 공정 열처리 단계가 많아 측벽 트랩에 의한 암전류 관리 난이도 높음 |
| BDTI (Back DTI) | 웨이퍼 후면(수광면)에서 컬러필터 하부 깊이까지 식각 | 수광면 빛의 사선 입사 및 인접 픽셀 광학 침범 원천 차단 | BSI 공정 후반부에 형성되어 열손상이 적어 현대 플래그십 CIS 표준 |
| CDTI (Full 관통형 DTI) | 웨이퍼 후면에서 전면까지 실리콘 전체를 100% 수직 관통 | 광학적/전기적 크로스토크 99.9% 완벽 격리 | 픽셀 크기 0.6 μm 이하 초고소형 센서의 감도 유지 핵심 솔루션 |
#### DTI 팹 핵심 공정 파라미터 및 계면 패시베이션: 1. 고종횡비 식각 (HARC Etch):
폭 50~ 80 nm, 깊이 3~ 5 μm (종횡비 50:1 이상)를 수직으로 파내려감.
장비: Lam Research Vantex / TEL Tactras. 보잉(Bowing)이나 노칭(Notching) 발생 시 픽셀 내부 체적 파괴로 Full Well Capacity(FWC) 급락.
2. 부성 고정 전하 라이너 (Negative Fixed Charge Liner):
식각된 DTI 측벽 실리콘 표면은 무수한 격자 손상(Dangling bond)으로 가득 차 있어, 그대로 두면 엄청난 암전류 생성 벽이 됨.
원자층 증착(ALD) Al₂O₃ 또는 HfO₂ 라이너: 박막 내부에 존재하는 강력한 음전하(Qf ≈ -10¹² ~ -10¹³ cm⁻²)가 실리콘 측벽으로 정공(Hole)을 강하게 끌어당겨 정공 축적층(Hole Accumulation Layer)을 유도. 전자가 측벽 트랩에 닿지 못하게 튕겨냄.
3. 코어 충전 (Core Fill):
굴절률이 실리콘(n ≈ 4.0)보다 훨씬 낮은 저굴절률 산화물(SiO₂, n ≈ 1.46) 또는 불소 도핑 산화물로 채워 전반사(TIR) 조건을 형성, 빛을 픽셀 중심부로 가둠 (빛의 광섬유화).
3. 변환 이득 (Conversion Gain)과 DCG (Dual Conversion Gain)
플로팅 디퓨전(FD)에 전자 1개가 들어왔을 때 유도되는 전압 변화량:
트레이드오프의 딜레마:
High Conversion Gain (HCG, 작은 C_FD): 어두운 밤에는 전자 몇 개만 들어와도 큰 전압으로 증폭해야 판독 노이즈(σ_read)를 억제할 수 있음 (CG ≈ 100~ 200 μV/e⁻). 그러나 대낮에는 물통이 금방 넘쳐 포화됨(낮은 Full Well Capacity).
Low Conversion Gain (LCG, 큰 C_FD): 대낮에는 수만 개의 전자를 담아야 하므로 큰 커패시턴스가 필요함 (CG ≈ 20~ 40 μV/e⁻). 그러나 어두운 곳에서는 신호가 노이즈에 묻힘.
DCG 솔루션: FD 노드 옆에 스위치 트랜지스터를 달아, 어두운 곳에서는 스위치를 꺼서 HCG로 작동하고, 밝은 야외에서는 스위치를 켜 보조 커패시터(C_ext)를 연결하여 LCG로 전환함으로써 단일 화소 동적 범위(Dynamic Range)를 85~100dB 이상으로 확장.
⚠️ 나노 한계 결함 및 현장 해결책
| 불량 모드 | 근본 메커니즘 | 팹 현장 엔지니어링 처방 |
|---|---|---|
| RTS / RTN (랜덤 텔레그래프 노이즈) | SF 트랜지스터 게이트 산화막 트랩에 단 1개의 캐리어가 포획/방출되며 드레인 전류가 요동침 (깜빡이는 점) | SF 소자의 채널 면적을 극대화하거나, 소니식 2-Layer 화소 구조를 적용하여 SF를 하부 로직 웨이퍼로 이전 |
| 화이트 픽셀 테일 (Hot Pixel Tail) | DTI 측벽 결함 준위 및 미세 중금속(Fe, Cu, Ni) 파티클이 오염원으로 작용 | 고진공 클러스터 ALD Al₂O₃ 패시베이션, 초고순도 장비 챔버 관리 및 저온 수소/중수소(D₂) 포밍 가스 어닐링 |
| 전송 잔상 (Image Lag) | PPD와 TG 게이트 경계면에 전위 포켓(Potential Pocket) 또는 장벽이 생겨 전자가 잔류 | PPD 임플란트 프로파일을 경사지게(Graded) 설계하고, 3차원 전송 게이트(Dual Vertical Transfer Gate, D-VTG) 적용 |
| 혼색 (Optical & Electrical Crosstalk) | 적색(650nm) 및 근적외선 광자의 긴 흡수 깊이(>3 μm)로 인한 인접 픽셀 광침투 | 실리콘 전면을 관통하는 Full CDTI 격벽 시공, 픽셀 상단 금속 차광 그리드(W/Al Grid) 삽입 |
| BSI 이면 실리콘 두께 불균일 (PRNU) | 300mm 웨이퍼 백그라인딩 및 CMP 시 중심부와 외곽부의 미세 두께 산포(± 0.1 μm) | 광학 간섭 기반 In-situ 실시간 두께 계측 제어, 고선택비 에치스톱층(Epitaxial Etch Stop Layer) 도입 |
| Cu-Cu 하이브리드 본딩 보이드 | 픽셀 웨이퍼와 로직 웨이퍼 접합 시 파티클 또는 Cu 디싱(Dishing)으로 인한 접촉 불량 | 초청정 Class-1 세정, 저온 플라즈마 표면 활성화, CMP 오버폴리싱 2nm 이하 제어 |
📊 세대별·방식별 기술 스펙 비교
| 구분 | 1세대: 3T FSI | 2세대: 4T FSI | 3세대: 4T BSI | 4세대: BSI + FDTI | 5세대: 2-Layer Stacked CIS |
|---|---|---|---|---|---|
| 주요 적용 연도 | 2000년대 초반 | 2005~2010년 | 2010~2016년 | 2016~현재 | 최선단 플래그십 (2023~) |
| 광학 구조 | 전면 배선 통과 | 전면 배선 통과 | 후면 직접 수광 | 후면 직접 수광 + 격벽 | 후면 수광 + 완전 분리 |
| 대표 픽셀 피치 | 3.0~ 5.0 μm | 1.4~ 1.75 μm | 1.0~ 1.2 μm | 0.64~ 0.8 μm | 0.56~ 1.0 μm |
| 필팩터 (Fill Factor) | ~30% | ~45% | ~85% | ~95% | >98% (수광부 독립) |
| 판독 노이즈 (Read Noise) | >10 e⁻ rms (kTC 지배) | 3~ 5 e⁻ rms (CDS) | 1.5~ 2.5 e⁻ rms | 1.0~ 1.5 e⁻ rms | <0.7 e⁻ rms (서브일렉트론) |
| Full Well Capacity (FWC) | 15,000 e⁻ | 8,000 e⁻ | 6,000 e⁻ | 3,500~ 5,000 e⁻ | >10,000 e⁻ (용량 회복) |
| 다이내믹 레인지 (DR) | ~60 dB | ~66 dB | ~70 dB | ~74 dB | >85~ 100 dB (DCG/LOFIC) |
| 적층 본딩 기술 | 단일 웨이퍼 평면 | 단일 웨이퍼 평면 | Through-Silicon Via (TSV) | Cu-Cu 하이브리드 본딩 | 2-Wafer / 3-Wafer Hybrid |
🏢 글로벌 파운드리·메모리·장비 생태계 및 업계 실측
1. 주요 칩 메이커별 핵심 기술 격차
소니 (Sony Semiconductor Solutions):
글로벌 CIS 점유율 1위 (iPhone 전량 및 하이엔드 카메라 지배).
Exmor T (2-Layer Transistor Pixel): 세계 최초로 포토다이오드(상부 웨이퍼)와 화소 트랜지스터(하부 웨이퍼)를 별개 웨이퍼에 제작한 뒤 Cu-Cu 하이브리드 본딩으로 결합. 포토다이오드 수광 면적을 2배 넓히고 트랜지스터 크기를 키워 FWC 2배 증대 및 노이즈 반감.
삼성전자 시스템LSI (ISOCELL):
2억 화소(0.56μm 피치 HP2/HP3) 등 초미세 초고화소 기술 선도.
ISOCELL 2.0 / HP 시리즈: DTI 격벽 측벽에 고반사 저흡수 신소재(화이트 나노 벽)를 삽입해 광학 손실 극소화.
D-VTG (Dual Vertical Transfer Gate): 수평 트랜스퍼 게이트 대신 실리콘 내부로 깊게 박히는 수직 게이트 2개를 뚫어, 0.6 μm 이하 초미세 화소에서도 전자를 100% 긁어모으는 전하 전송 효율 달성.
SK하이닉스 (Black Pearl CIS):
DRAM 미세 커패시터 공정 기술과 High-k 물질 노하우를 CIS에 이식. 고성능 FD 커패시터 및 차량용 고신뢰성 CIS 포트폴리오 확장.
옴니비전 (OmniVision / Will Semi):
TSMC 파운드리 및 중국 SMIC 기반 BSI/하이브리드 본딩 픽셀 생산, 모바일 중고화소 및 오토모티브 센서 강자.
온세미 (onsemi) / STMicroelectronics:
자동차 ADAS용 140dB Super-Exposure HDR 센서 및 3D Depth 센싱(ToF, SPAD) 시장 특화.
2. 글로벌 핵심 장비 및 소재 서플라이 체인
식각 (HARC DTI): Lam Research (Vantex, Kiyo) 및 TEL (Tokyo Electron) (Tactras). 50:1 이상의 수직 딥 트렌치 무결점 식각 장비 독점.
웨이퍼 본딩 (Hybrid Bonding): EV Group (EVG) (Gemini FB) 및 SUSS MicroTec. 300mm 웨이퍼 간 접합 시 오버레이 정합 오차 50nm 이하 정밀도 제공.
박막 증착 / ALD: Applied Materials (AMAT) 및 ASM International. DTI 부성 전하 라이너(Al₂O₃, HfO₂)의 나노미터급 원자층 피복.
노광 (Lithography): ASML 및 Nikon / Canon. 화소 패터닝에는 ArFi(193nm 액침 DUV) 및 KrF가 주력으로 투입되며, 컬러필터 및 마이크로렌즈에는 i-line 노광기 활용.
검사/계측 (Metrology): KLA (AIT, Archer)의 BSI 이면 박막 결함, 핫픽셀 검출 및 본딩 계면 보이드 초음파/광학 검측.
💡 한 줄 요약: 엔지니어링 핵심 고정
현대 초고화소 CIS는 BSI로 빛의 고속도로를 열고, DTI로 빛과 전자의 울타리를 치며, 4T PPD와 CDS로 kTC 잡음의 영점을 지우고, Cu-Cu 하이브리드 본딩으로 거대한 디지털 두뇌를 화소 바로 밑에 직결한 극한의 3차원 광전 집적체입니다.
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핸드북 전체 목차
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정본: vol5_4_cis_4t_pixel_dti.md
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Symmetry considerations in chirality-induced spin selectivity
Dmitry Budker, Angela Wittmann
The chirality-induced spin selectivity (CISS) effect, the coupling between structural chirality and electron spin polarization, has been experimentally observed across many diverse systems. However, despite extensive theoretical effort, a unified mechanistic understanding remains elusive. In this perspective, we demonstrate how some of the basic properties of the fascinating effects of CISS can be understood based on straightforward symmetry considerations commonly employed in fundamental particle physics. In particular, we show that CISS does not violate any fundamental symmetries including parity and time-reversal. By anchoring CISS within the universal language of symmetry, we offer a robust conceptual foundation for interpreting experiments and guiding future theoretical and experimental designs.