박막 증착 및 원자층 증착(ALD)

0.3 박막 증착 및 에피택시 성장 공정 (Thin-Film Deposition & Epitaxy)

🎨 눈으로 보는 구조 / 공정 비교

💡 [3D 공학 정밀 구조도] ALD(원자층 증착) 4단계 자기제한 표면 화학반응 사이클 및 100% 단차피복성 트렌치 충진

1) 웨이퍼 위 “층 케이크” — FEOL vs MOL vs BEOL

같은 “증착”이라도 앞단(FEOL) 은 결정성·계면 트랩·도핑이 생명이고, 뒷단(BEOL) 은 저온·저손상·갭필·응력·아웃개싱이 생명이다. 장비·가스·온도 창이 완전히 갈린다.

2) 세 가지 쌓기 철학 — 정밀 단면도 비교 (PVD vs CVD vs ALD)

💡 [3대 박막 증착 방식 대조 배너] PVD(물리 스퍼터링, SC<30%) vs CVD(화학 기상, SC 50~80%) vs ALD(원자층 자기제한, SC>98% @ AR 60:1)

*<b>💡 [3대 박막 증착 방식 정밀 대조 배너] PVD 입구 오버행 vs CVD 중심부 심(Seam) vs ALD 100% 원자층 피복 메커니즘</b>*

3) 갭필의 운명 — 종횡비(AR 20:1 이상) 트렌치 매립 진화사

💡 [HARC 갭필 진화사 인포그래픽] 1단계 불량 CVD(키홀 보이드) → 2단계 HDPCVD(동시 에치백, 심 잔존) → 3단계 Flowable CVD/ALD(액상 상향식 100% 완전 매립)

*<b>💡 [HARC 갭필 진화사 인포그래픽] 상부 닫힘형 고체 증착에서 모세관 응축형 바텀업(Bottom-Up) 유동 매립으로 패러다임 전환</b>*

4) ALD 원자층 증착 4단계 자기제한 사이클 및 인라인 분광 타원계측 폐루프

💡 [ALD 4단계 자기제한 사이클 및 인라인 계측 폐루프] TEMAH 흡착 → N2 퍼지 → O3 산화 → 배기 퍼지 및 KLA SE 분광계 판정 게이트

*<b>💡 [ALD 4단계 자기제한 사이클 및 인라인 계측 폐루프] ASM Pulsar / TEL Elytis 플랫폼 기반 GPC Å/cycle 제어 및 리워크 분기</b>*

5) 원자층 및 박막 증착 4대 핵심 결함 물리 및 엔지니어링 극복 트리

💡 [박막 증착 4대 결함 물리 및 극복 트리] 핵생성 지연(아일랜드) · 심&보이드(트렌치 빈틈) · 플라즈마 손상(Dit 트랩) · 막 응력(웨이퍼 휨) 극복 체계

*<b>💡 [박막 증착 4대 결함 물리 및 극복 트리] 볼머-웨버 성장, 크누센 수송 고갈, VUV 손상 및 열팽창 부정합 극복 로드맵</b>*

🔍 왜 필요한가? — 기존 세대의 한계와 전환

1) “산화만으로는 세상을 못 만든다”

초기 MOS는 열산화 SiO₂ 로 게이트와 필드 산화막을 만들었다. 실리콘을 먹어 치우며 자라는 막이라 계면은 아름답지만, 다음과 같은 근본적 한계가 존재했다:

그래서 외부에서 원자를 공급해 쌓는 증착이 공정의 절반을 차지하게 됐다. 현대 로직 플로우는 증착/에치/세정/CMP가 수십~100회 이상 교차한다.

2) 물리의 벽 세 가지

3) 세대가 바뀔 때마다 “막의 역할”이 바뀌었다

증착은 “막을 올리는 기술”에서 3차원 공간을 원자 단위로 채우는 기술로 진화했다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

반도체 박막 공정은 단순한 화학 반응이 아니라, 기상 유체역학, 통계 열역학, 양자 표면 흡착, 결정 격자 탄성학이 융합된 나노 물리 시스템이다. 팹 엔지니어가 공정 창(Process Window)을 제어할 때 사용하는 핵심 물리 법칙 3가지(스텝 커버리지, CVD 반응 속도론, ALD 자기제한 흡착)와 에피택시 변형률을 알기 쉬운 비유와 수식으로 증명한다.

[수식 1] 스텝 커버리지(Step Coverage) & 트렌치 종횡비(Aspect Ratio)

트렌치나 비아 홀의 깊이를 D, 입구 폭을 W라 할 때, 종횡비(Aspect Ratio, AR)와 스텝 커버리지(SC)는 다음과 같이 정의된다.

[수식 2] CVD 반응 속도론(Arrhenius Kinetics) — 표면 율속 vs 물질 전달 율속

CVD의 증착 속도 R_dep는 반응 가스가 경계층을 뚫고 표면으로 이동하는 물질 전달 계수(h_g)와 표면에서 화학 반응이 일어나는 표면 반응 계수(k_s)의 직렬 저항 합으로 결정된다 (Grove 모델 확장).

여기서 C_g는 주입 가스 농도, N₁은 박막 내 원자 밀도이며, k_s는 아레니우스(Arrhenius) 온도 의존성을 따른다:

flowchart LR
    subgraph LowTemp ["❄️ 저온 영역: 표면 반응 율속 (Surface Reaction Limited)"]
        A1["웨이퍼 온도 T에 극도로 민감<br/>(기울기 Ea 급격)"] --> A2["가스 공급이 충분할 때<br/>표면 화학 반응 속도가 증착률 결정"]
        A2 --> A3["🌟 장점: 복잡한 3D 패턴에서도<br/>웨이퍼 전체 단차 피복성(Step Coverage) 극대화 (LPCVD 원리)"]
    end
    subgraph HighTemp ["🔥 고온 영역: 물질 전달 율속 (Mass Transfer Limited)"]
        B1["챔버 내 가스 유량 및 유속에 민감<br/>(온도 의존도 미미)"] --> B2["가스가 도달하자마자 즉시 반응<br/>가스 공급 속도가 전체 증착률 지배"]
        B2 --> B3["⚠️ 단점: 입구 부근에만 두껍게 증착되어<br/>트렌치 내부에 보이드(Void) 발생 위험"]
    end

[수식 3] ALD 랑뮤어 자기제한 흡착 속도론 (Self-Limiting Langmuir Kinetics)

ALD가 원자 1층 단위로 스스로 멈추는 비결은 표면 흡착 자리(Site)의 분율 Theta(t)에 비례하여 흡착 속도가 줄어드는 자기제한(Self-Limiting) 특성 때문이다.

이를 적분하면 표면 피복율 Theta(t)는 노출 시간 t에 따라 지수함수적으로 포화된다:

[수식 4] 헤테로 에피택시 격자 변형률(Strain) & 매튜스-블레이크슬리 임계 두께

실리콘 기판(a_Si = 5.431 Å) 위에 저마늄 비율 x인 Si_1-xGe_x 합금(a_Ge = 5.658 Å)을 단결정으로 성장시킬 때 발생하는 격자 부정합률(Lattice Mismatch Strain, ε)은 베가드 법칙(Vegard's Law)에 따라 다음과 같다:

이때 에피층이 결함 없이 기판 격자에 강제로 맞춰지는 최대 허용 두께를 매튜스-블레이크슬리 임계 두께(Matthews-Blakeslee Critical Thickness, h_c)라 부른다:

(b: 버거스 벡터 크기 ~ 0.384 nm, ν: 포아송 비 ~ 0.28)

⚙️ 심층 작동 메커니즘 & 팹 단위 공정

A. PVD — 스퍼터링 (물리 기상 증착)

비유: 모래주머니(타깃)를 공기총(Ar⁺)으로 때리면 모래 알갱이가 날아 벽에 붙는다.

장비: 마그네트론 스퍼터 (Applied Endura, Canon Anelva, ULVAC 계열). 진공 10⁻⁸~10⁻⁹ Torr 베이스, 공정 수 mTorr.

메커니즘 1. Ar 플라즈마 → Ar⁺가 수백 V로 타깃에 충돌. 2. 운동량 전달로 타깃 원자 방출 (스퍼터 일드: Cu, Al, Ti, Ta, Co, Ru 제각각). 3. Magnets가 전자를 타깃 앞에 가둬 플라즈마 밀도↑, 웨이퍼 손상↓. 4. 웨이퍼는 종종 바이어스를 걸어 입사 각·밀도 조절 (리플로우, 재스퍼터).

이온화 PVD (I-PVD / IMP) 긴 홀 바닥까지 보내려면 중성 원자의 “빗자루질”로는 부족하다. RF 코일이나 ICP로 스퍼터 원자를 이온화하면 전기장으로 구멍 안으로 끌어당길 수 있다. Cu 시드, TaN/Ta 배리어의 표준.

반응성 스퍼터 Ar + N₂로 TiN, TaN. 타깃 표면이 질화되면 일드가 급락하는 타깃 포이즈닝. 펄스 DC, 가스 펄스, 폐루프 광학 모니터로 금속 모드/포이즌 모드 경계를 탄다.

팹 디테일

쓰는 곳: Cu 시드, Al 패드, Ti/TiN 라이너(구세대), TaN/Ta, Co/Ru 라이너 일부, 하드마스크 메탈, 후면 메탈.

B. CVD — 화학 기상 증착

비유: 습한 겨울, 김이 찬 유리에 물막이 생긴다. 기체 분자가 표면에서 반응이 일어나 고체가 된다.

압력/온도 창

대표 반응 (개념)

PECVD 장비 속 이야기 샤워헤드로 가스를 뿌리고, 웨이퍼는 히터 페데스탈. 이중 주파수: HF는 밀도(증착률), LF는 이온 에너지(밀도·스트레스·갭필). SiN CESL은 LF를 세게 걸어 인장 스트레스 1–2 GPa 급을 만들기도 한다. 반대로 압축 SiN은 식각 정지막.

W CVD의 잔혹사 WF₆는 실리콘을 먹어 벌브(encroachment) 와 볼케이노를 만든다. 그래서 TiN 배리어가 완벽해야 하고, 핵생성 층을 얇게 깐 뒤 벌크 W를 올린다. 이후 CMP. GAA/3D NAND에서는 W의 저항·스트레스 한계로 Mo, Ru 가 대체 후보.

C. ALD — 원자층 증착 (자기제한)

비유: 초밥 벨트에서 밥 한 알만 집을 수 있는 젓가락. 재료 A를 뿌리면 표면 자리가 가득 차면 더 이상 안 붙는다. 퍼지로 잉여를 쓸어낸 뒤 재료 B를 넣어 한 층만 완성.

사이클 1. Precursor pulse (예: TMA — Al(CH₃)₃) 2. Purge (N₂/Ar, 미반응·부산물 제거) 3. Reactant pulse (H₂O, O₃, O₂ 플라즈마, NH₃) 4. Purge → 성장률 GPC 0.05–0.15 nm/cycle. 100 사이클이면 약 10 nm.

왜 컨포멀이 거의 완벽한가 반응이 표면 사이트 수에 묶여 있다. 구멍 입구가 먼저 두꺼워질 이유가 없다(확산이 충분하고 퍼지가 충분할 때). AR 50:1 이상 3D NAND 홀, GAA 나노시트 사이 갭에 사실상 필수.

열 ALD vs PEALD

전구체 현실

멀티패턴 ALD 스페이서 SADP/SAQP에서 스페이서 두께 = 피치. 두께 0.1 nm 변동이 CD에 직결. 챔버 매칭, 전구체 병 간 변동, 페데스탈 온도 맵이 수율 항목이다.

배치 vs 싱글웨이퍼 퍼니스 ALD(배치)는 쓰루풋 승리, 사이클 타임·퍼지 한계. 로직 HK/메탈은 싱글웨이퍼(Lam, TEL, ASM, Applied). 3D NAND 유전체는 배치 장비 비중이 크다 (ASM, TEL, Kokusai, Wonik).

D. 에피택시 — “격자 복사기”

비유: 아래층 벽돌 줄눈을 자와 수평기로 그대로 이어 쌓기. 어긋나면 금이 가고(전위), 너무 다른 벽돌(격자상수 차이)을 올리면 어느 두께에서 깨져 이완한다.

종류

장비: RPCVD / LPCVD 싱글웨이퍼 에피 (ASM Epsilon, Applied Centura Epi, TEL). H₂ 베이크 700–900 °C로 자연산화막을 벗긴 뒤, SiH₄, DCS(SiH₂Cl₂), TCS, GeH₄, SiH₃CH₃, PH₃, B₂H₆, HCl.

선택성의 화학 HCl 또는 Cl 계 전구체의 에칭 성분이 유전체 위의 핵을 지운다. 너무 세면 Si도 깎이고, 약하면 마스크 위 폴리 핵(머쉬룸) → 브리지. 온도와 Cl/Si 비가 수율의 칼날.

임베디드 SiGe (eSiGe) PMOS SD에 Ge 20–50% 급 에피. 부피가 커지며 채널에 압축 변형 → 홀 이동도↑. 너무 두껍거나 Ge가 높으면 미스핏 전위가 채널로 기어들어 누설·변동. 인시추 B 도핑으로 직렬저항까지 한 방에.

임베디드 Si:P / Si:As / Si:C NMOS. C는 격자 수축으로 인장 변형, P는 전도. 클러스터링·비활성 도판트가 저항을 spoils. ms 어닐, 레이저 어닐과 세트.

결함 사전

저온 에피 Fin/GAA는 열 예산이 낮다. 플라즈마 에피, 고차 실란(Si₂H₆, Si₃H₈)으로 500 °C급. 수소 터미네이션과 표면 모폴로지가 과제.

E. 고유전체·메탈게이트·로우-k — “전기가 원하는 막”

HKMG

로우-k / ULK

F. 실제 로직 모듈에서 “증착이 하는 일” 예시 (FinFET SD)

1. 더미 게이트 / 스페이서 완성 2. Si 리세스 에치 3. 전세정 (HF, 시전, 클러스터 진공 파단 금지) 4. H₂ pre-bake 5. SEG SiGe:B 또는 Si:P (다단 Ge%, 라이너→벌크→캡) 6. 선택성 검사 (마스크 위 핵) 7. 캡 Si / 실리사이드용 8. CESL SiN 스트레스 라이너 PECVD 9. ILD0 HARP/FCVD + CMP

한 모듈만 해도 증착 장비가 에피·PECVD·갭필 세 종류가 물린다.

G. 3D NAND / DRAM에서 증착이 주인공인 이유

3D NAND ONON/OPOP 스택 산화물-질화물 쌍을 100–300+ 쌍. 두께 산포 1%가 채널 홀 보우·워드라인 브리지를 만든다. 퍼니스 CVD의 보트 존 온도, 가스 고갈, 보우잉 보정이 핵심. 이후 질화물 제거(웨트) 후 고유전체+메탈 치환 — 여기도 ALD/CVD.

DRAM 커패시터 AR 50:1 실린더. ZAZ(ZrO₂/Al₂O₃/ZrO₂) 등 나노라미네이트 ALD. 누설 vs 용량, 결정상(입방/정방), TiN 전극 산화. 한 자리 옹스트롬이 리프레시 불량이다.

⚠️ 나노 한계 결함 및 현장 해결책

계측이 곧 공정이다 두께: 분광엘립소, XRR. 조성: XPS, RBS, SIMS. 결정: XRD, TEM. 결함: 파티클 스캐너, e-beam review. 응력: 워피지 게이지. 갭필: 단면 TEM/SEM, 광학 CD. 요즘은 인시추 분광/반사율 + APC 로 웨이퍼마다 사이클 수를 미세 조정한다.

통합의 함정 좋은 막이 다음 식각·CMP·어닐에서 죽는 경우가 많다. 예: 완벽한 ULK가 애시 플라즈마에 맞아 k가 4로 회귀. 증착 엔지니어는 모듈 오너와 한 몸이어야 한다.

📊 세대별 / 방식별 스펙 비교

증착 방식

로직 게이트 / 채널 막의 진화

막질 KPI (현장 언어)

🏢 글로벌 파운드리 · 메모리 · 장비 생태계

팹 — 누가 어떤 막을 경쟁력으로 삼나

장비 — “증착의 ASML들”

규제와 공급망 고급 ALD 전구체, 고순도 WF₆, GeH₄, 특수 메탈 유기물은 단일 공급·수출 허가에 흔들린다. 팹은 듀얼 소스와 온사이트 정제, 실린더 품질 트래킹을 수율 시스템으로 본다.

실측적 교훈 (엔지니어 사이에서 도는 이야기)

현장 체크리스트 — 레시피를 받기 전에 물을 것

1. 이 막의 전기적 역할은 무엇인가? (절연 / 일함수 / 배리어 / 응력 / 희생) 2. 열 예산 상한과 이미 웨이퍼에 있는 금속·로우-k는? 3. 최악의 종횡비·패턴 밀도는? 로딩 테스트 패턴이 있는가? 4. 다음 공정이 에치인가 CMP인가 어닐인가? 막 밀도·스트레스가 그 공정을 통과하는가? 5. 오염 클래스 (FEOL 메탈 프리 vs BEOL)와 챔버 전용 규칙. 6. 계측: 어떤 KPI를 인라인으로 걸 것인가? APC 루프는? 7. 전구체 비용·PM 주기·쓰루풋이 웨이퍼당 원가에 미치는 영향. 8. 실패 모드 TEM 사진이 있는가? (보이드, 심, IL, 전위)

한 줄로 다시

증착은 페인팅이 아니다. 원자에게 길을 정해 주고, 구멍 안까지 설득하고, 격자에는 줄을 맞추며, 전기와 응력까지 설계하는 일이다. PVD가 금속의 근육, CVD가 대량의 살, ALD가 혈관처럼 얇은 완전 피복, 에피가 뼈대(결정)다. 노드가 가늘고 높아질수록 이 네 가지를 한 모듈 안에서 순서대로 쓰는 능력이 파운드리와 메모리의 격차가 된다.

🔗 관련 링크

핸드북 내부 연계 학습:

이 챕터와 같이 읽기: 0.2 산화/세정, 0.4 식각(RIE/ALE), 0.5 CMP와 평탄화, 1.x HKMG·Fin/GAA 모듈, 2.x 3D NAND 적층과 치환 메탈, 3.x DRAM 커패시터 ALD.