에너지 밴드 구조 및 캐리어 통계

금속(도체): 전도대와 가전자대가 겹쳐 있거나 전도대가 절반쯤 차 있어 페르미 준위(EF)가 전자의 바다 한가운데 위치합니다. 전자가 항상 무한히 흐르므로 전압을 아무리 걸어도 전류를 끊는 'Off 상태'를 만들 수 없습니다.

절연체(SiO₂, Si₃N₄): 밴드갭이 5~ 9 eV(SiO₂ ≈ 9 eV)에 달해 상온의 열에너지(kT ≈ 25.9 meV)나 인가 전압으로는 전자가 단 한 개도 전도대로 올라가지 못합니다. 즉, 전류를 흐르게 하는 'On 상태'를 만들 수 없습니다. (다이아몬드는 Eg = 5.47 eV의 초광대역 반도체로, 전력소자·양자센서용으로 별도 분류)

반도체(실리콘): 밴드갭이 1.12 eV라는 절묘한 골디락스(Goldilocks) 영역에 있어, 평상시에는 전자가 차단벽을 넘지 못해 완벽히 절연체처럼 전류를 차단하다가, 게이트에 0.7 V만 걸어주면 양자역학적 밴드벤딩에 의해 전도대 바닥이 EF 밑으로 꺾이며 전자가 폭포수처럼 쏟아져 도체로 돌변합니다.

EF: 페르미 준위 (전자 발견 확률이 정확히 50%가 되는 화학적 포텐셜)

kB T: 상온(300K)에서 약 25.9 meV의 열에너지 요동폭

온도가 올라갈수록 계단 함수 형태의 확률 분포가 완만해져 원치 않는 전도대 열 누설이 발생

직관적 비유 (만원 전철의 좌석 탑승 확률):

아래쪽 좌석(낮은 에너지)부터 차례대로 앉다가 정확히 절반쯤 찼을 때의 경계선 좌석이 페르미 준위(EF)입니다. 여름철에 승객들이 더위를 먹어 들썩거리면(열에너지 kB T), 앉아 있던 승객이 위쪽 선반(전도대)으로 튕겨 올라갈 확률이 커집니다.

N_c, N_v: 전도대 및 가전자대의 유효 상태 밀도

Eg: 반도체 밴드갭 에너지 (실리콘 1.12 eV, 300K에서 n_i ≈ 1.5 × 10¹⁰ cm⁻³)

밴드갭 Eg가 조금만 커져도 지수함수 효과로 인해 열적 암전류(Dark Current)가 극적으로 억제됨

직관적 비유 (높은 담장과 탈출 죄수 수):

교도소 담장 높이(Eg)가 2배로 높아지면, 탈출에 성공하는 죄수(n_i)의 수는 반으로 주는 게 아니라 백만 분의 일로 급감합니다. 실리콘이 상온에서 완벽한 차단 스위치 역할을 하는 이유입니다.

N형 도펀트를 듬뿍 넣어 전자 농도 n을 10¹⁸ cm⁻³으로 올리면, 정공 농도 p는 자동으로 10² cm⁻³ 수준으로 쪼그라들어 소수 캐리어 재결합이 지배함

직관적 비유 (시소의 균형):

시소의 한쪽(전자 n)에 거구의 씨름선수가 올라타면 반대쪽(정공 p)은 하늘 높이 치솟아 바닥에 닿을 수 없듯, 전자와 정공은 재결합 법칙에 의해 두 농도의 곱이 항상 고정된 상수(n_i²)를 유지합니다.

3D 벌크 실리콘: g_c(E) ∝ √(E - Ec) 로, 에너지가 높아질수록 앉을 수 있는 좌석이 포물선처럼 급증합니다.

최첨단 2D GAA 나노시트의 양자 혁신: 실리콘 두께를 5nm 이하로 극도로 얇게 깎아내면, 전자의 자유도가 2차원으로 구속(Quantum Confinement)되면서 상태밀도가 부드러운 곡선이 아니라 날카로운 계단(Step) 함수로 바뀝니다. 전자가 불필요한 고에너지 좌석으로 흩어지지 않고 전도대 바닥의 단일 준위에 압축 정렬되므로, 동일 전압에서 훨씬 더 강력한 전류(Ion)를 뿜어냅니다.

페르미 준위(EF): 전자가 발견될 확률이 정확히 50%가 되는 균형 기준선입니다.

상온(300K)의 진실: 아무 전압을 걸지 않아도, 상온의 공기 열기에 의해 전자들은 kB T ≈ 25.9 meV의 에너지를 품고 끊임없이 들썩이고 있습니다.

스위칭의 비밀: 밴드갭(1.12 eV = 1120 meV)은 상온 열에너지(25.9 meV)보다 무려 43배나 높기 때문에, 평소에는 열 요동만으로 전자가 2층 고속도로로 올라갈 확률이 10⁻¹⁹ (0에 수렴)입니다. 이것이 실리콘 트랜지스터가 대기 상태에서 전력을 거의 먹지 않는 근본 이유입니다.

인(P)을 쏟아부어 전자를 10¹⁸ cm⁻³으로 늘리면, 정공은 10² cm⁻³ (1억 분의 1)로 강제 압축 소멸합니다.

주변이 온통 전자의 바다이므로, 드물게 생겨난 정공은 전자와 부딪혀 눈 깜짝할 새(나노초 단위)에 재결합하여 사라지기 때문입니다. 이로써 완벽한 N형 단극성 전도 통로가 완성됩니다.

T = 300 K (상온 27^°C): Eg ≈ 1.12 eV

T = 400 K (고부하 AI 연산 중 127^°C): Eg ≈ 1.08 eV

결과: 밴드갭이 겨우 0.04 eV 줄어들었을 뿐인데, 지수함수(exp(-Eg/2kT)) 효과로 인해 열적으로 튀어오르는 전자(n_i)의 수가 수백 배 폭증합니다. 트랜지스터를 꺼도 전기가 줄줄 새는 오프 누설 전류(Ioff) 폭발과 SRAM 데이터 증발, 최악의 경우 칩이 타버리는 열폭주(Thermal Runaway)가 발생합니다.

도펀트 원자 수가 수십 개에 불과한 나노 스케일에서는 푸아송 통계(σ_N = √(N))에 의해 화살표 위치와 개수가 칩마다 제각각 달라져 트랜지스터 특성이 망가집니다.

해결책: 삼성과 TSMC는 3nm/2nm GAA 채널에 도펀트를 일체 주입하지 않는 순수 언도프(Undoped) 에피 실리콘을 사용합니다. 도핑 대신 게이트 금속 일함수(WFM)와 4면 완전 포위 정전 제어만으로 문턱전압을 결정하여 RDF 노이즈를 근본적으로 박멸했습니다.

철(Fe), 구리(Cu), 니켈(Ni) 등 전이금속 원자가 실리콘 밴드갭 중앙(E_i 근처)에 결함 준위를 형성하면, SRH 재결합 중심체로 작용하여 암전류와 스탠바이 전력을 기하급수적으로 증가시킵니다.

해결책: 웨이퍼 후면에 고밀도 트랩층을 만드는 게터링(Gettering) 공정을 도입하고, 화학약품 금속 불순물 농도를 1 ppt(10⁻¹²) 이하로 통제합니다.

TSMC (대만): 3nm(N3) 및 2nm(N2) 공정에서 채널 내 불순물 산란을 완전히 제거하기 위해 언도프 에피택시와 다층 일함수 금속 스택(TiN/TiAlC/TaN)을 결합한 독자적 VT-Shift 기술 적용.

삼성전자 파운드리 (한국): 세계 최초로 3nm GAA(MBCFET) 양산에 돌입하며, 시트 두께에 따른 양자 서브밴드(E_n) 시프트를 역이용해 시트 폭(Wns)을 조절함으로써 단일 칩 내에서 초고속(HP)과 초저전력(LP) 문턱전압을 멀티 라이브러리로 구현.

인텔 파운드리 (IFS, 미국): Intel 18A 노드에서 RibbonFET과 백사이드 전력 공급망(PowerVia)을 융합. 기생 저항 감소와 함께 전면 접촉부의 도핑 활성화를 극대화하여 쇼트키 배리어 터널링 저항을 10⁻⁹ Ω·cm² 이하로 압축.

핸드북 전체 목차 (MOC)

이전: 0.7 단위 공정 — 계측 및 결함 검사

다음: 1.2 소자 물리 — 캐리어 수송 및 산란

심화 연계: 2.2 문턱전압 엔지니어링 및 일함수 조절

차세대 소자: 3.2 GAA 나노시트와 4면 게이트 포위

공학 정본 원문: 1.1 에너지 밴드 구조 및 캐리어 통계