목차: Ch 1.4 금속-반도체 접합 (쇼트키 및 오믹)

Ch 1.4난이도 L4공학 정본 백서

금속-반도체 접합 (쇼트키 및 오믹)

Metal-Semiconductor Junction (Schottky & Ohmic)

정본 핸드북 원문

쇼트키 장벽 높이와 열전자 방출 및 초저저항 접촉 엔지니어링

[CTO 특강 팩트북 연계] 물리 수식 유도, 장비 파라미터 및 독점 밸류체인 로우 데이터 수록.

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연계 개념:bspdn

1.4 금속-반도체 접합 (쇼트키 및 오믹)

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금속 전선(알루미늄·구리)과 반도체 실리콘이 만나는 접점은 고속도로 톨게이트입니다. - 쇼트키 접합 (Schottky Junction)은 한쪽 방향으로만 열리는 높은 차단봉 요금소입니다. 전자가 넘어가려면 높은 에너지(문턱전압 ~0.3V)를 내야 하고, 반대 방향은 절벽으로 막힙니다. 소수 캐리어의 축적이 없어 꺼지는 속도가 빛처럼 빨라 초고속 스위칭 정류 다이오드(SBD)가 됩니다. - 오믹 접합 (Ohmic Contact)은 반도체 표면에 불순물을 억지로 욱여넣어 장벽의 두께를 원자 몇 개(1nm 이하)의 종이 한 장 수준으로 얇게 깎아버린 하이패스입니다. 전자가 에너지를 쓰지 않고 양자역학적 터널링(Tunneling)으로 벽을 뚫고 지나가므로, 전압과 전류가 완벽한 직선(옴의 법칙)을 이룹니다. 현대 3nm 이하 첨단 칩에서 트랜지스터 전체 기생 저항의 40~50%가 바로 이 몇 나노미터 콘택트 계면에서 발생합니다. 대문이 막히면 방 안의 고속도로(채널)가 아무리 빨라도 칩 전체가 마비됩니다.

🎨 눈으로 보는 구조: 쇼트키 장벽 vs 오믹 접합 및 살리사이드 공정

💡 [3D 공학 정밀 구조도] 금속-반도체 접합: 쇼트키 장벽 다이오드(정류 특성) vs 고농도 도핑 양자 터널링 옴성 접촉

💡

💡 [3D 공학 정밀 구조도] 금속-반도체 밴드 정렬: 쇼트키 장벽(phi_Bn) 기반 비선형 정류 다이오드 특성 vs 고농도 도핑(ND > 1e19) 초박막 공핍층 전계방출 양자 터널링(선형 옴 특성)

1. 금속-반도체 3대 캐리어 수송 영역 대조: 쇼트키 vs 오믹

💡 [금속-반도체 3대 캐리어 수송 영역 대조 배너] 열전자 방출(TE 쇼트키) vs 열전계 방출(TFE 전이) vs 양자 전계 방출(FE 오믹) 3대 수송 대조

*💡 [금속-반도체 3대 캐리어 수송 영역 대조 배너] 공핍층 폭(W) · 장벽 높이(ΦBn) · 벳헤 정류 공식 및 초고농도 터널링 콘택 비저항(ρc) 모델링*

2. 쇼트키 장벽 물리학 진화사: 쇼트키-모트 이상 법칙에서 페르미 준위 디피닝까지

💡 [쇼트키 장벽 물리학 진화사 인포그래픽] 1세대 쇼트키-모트(1938, S=1) → 2세대 바딘 표면 상태 피닝(1947, S≈0) → 3세대 하이네 MIGS 및 초박막 다이폴 디피닝(2010s~, S>0.8, ρc<10⁻⁹ Ω·cm²)

*💡 [쇼트키 장벽 물리학 진화사 인포그래픽] 70년간 불변이던 바딘 페르미 준위 피닝(ECNL 고정)을 극초박 MIS 다이폴 절연막(0.5nm TiO₂)으로 극복한 현대 인터커넥트 혁신*

3. 금속-반도체 접합 및 살리사이드 형성 6단계 시퀀스 + 콘택 저항 폐루프 게이트

💡 [살리사이드 형성 공정 시퀀스 및 Rc 폐루프 게이트] 계면 세정(Siconi) → 전이금속 증착 → 1차 RTA 반응 → 미반응 금속 SPM 식각 → 2차 고온 상전이 → 배리어/플러그 및 Rc 폐루프 게이트

*💡 [살리사이드 형성 공정 시퀀스 및 Rc 폐루프 게이트] 자연산화막(tox < 0.2nm), C49→C54 TiSi₂ / NiPtSi 상전이, 콘택 비저항(ρc < 10⁻⁹ Ω·cm²) 폐루프 판정*

4. 금속-반도체 접합 4대 핵심 결함 물리 및 엔지니어링 극복 트리

💡 [금속-반도체 접합 4대 물리 결함 극복 트리] 실리사이드 열응집(Agglomeration) · 실리콘 과도소모(Junction Penetration) · 자연산화막 장벽 · 페르미 피닝 기생저항 극복 트리

*💡 [금속-반도체 접합 4대 물리 결함 극복 트리] 백금(Pt 5~10%) 합금화, 융기 에피(Elevated S/D SEG), 인시츄 Siconi 디지털 세정, MIS 접촉 및 듀얼 실리사이드 극복 로드맵*

🔍 왜 필요한가? — 이상과 현실의 충돌 (쇼트키-모트 vs 바딘 피닝)

1. 쇼트키-모트 법칙(Schottky-Mott Rule)의 붕괴

물리학 교과서에 나오는 이상적인 쇼트키 장벽 높이(Φ_Bn)는 금속의 일함수(Φ_m)와 반도체의 전자친화도(chi_s)의 단순한 뺄셈으로 정의됩니다:

💡

📐 Φ_Bn = Φ_m - chi_s

실리콘의 전자친화도는 chi_s ≈ 4.05 eV입니다. 만약 일함수가 4.1 eV인 금속을 붙이면 장벽이 0.05 eV로 거의 사라져 저절로 완벽한 오믹 접합이 되어야 합니다.

그러나 현실의 실리콘 팹에서는 어떤 금속을 붙여도 쇼트키 장벽이 0.6~0.7 eV 부근에서 거의 변하지 않습니다.

2. 바딘의 페르미 준위 피닝 (Fermi-Level Pinning)

이 괴리를 설명한 사람이 노벨상 2회 수상자인 존 바딘(John Bardeen)입니다.

실리콘 결정이 끝나는 표면에는 원자 결합이 끊어진 댕글링 본드(Dangling Bond)가 무수히 존재합니다.

금속이 증착되는 순간, 금속 전자의 파동함수가 반도체의 금지된 밴드갭(Bandgap) 안으로 스며들어 금속 유도 갭 상태(MIGS: Metal-Induced Gap States)라는 거대한 결함 준위를 만듭니다.

이 계면 트랩 전하들이 전하 중성 준위(E_CNL)에 페르미 준위를 마치 대못으로 박아놓은 것처럼 고정(Pinning)시켜 버립니다.

결과적으로 금속의 일함수와 무관하게 장벽 높이가 항상 밴드갭의 약 1/3~1/2 지점에 고정되어 버리는 현상이 발생합니다.

3. 나노미터 스케일링의 최대 암초: 콘택트 저항 (Rc)

소자가 미세화되면서 채널 저항(Rch)은 선폭 축소로 비례해서 줄어듭니다. 그러나 콘택트 저항은 접촉 면적(A_c)에 반비례합니다:

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📐 Rc = (ρ_c / A_c)

FinFET과 GAA에서는 콘택트 면적이 10 nm × 20 nm = 200 nm² 이하로 극단적으로 축소되었습니다.

면적이 1/100로 줄어들면 콘택트 저항은 100배로 폭증합니다.

오늘날 3nm/2nm 로직 공정에서 트랜지스터에 걸리는 총 직렬 기생 저항(R_sd)의 50% 이상이 콘택트 저항이며, 이 저항을 낮추지 못하면 게이트 길이를 줄여도 전류가 늘어나지 않는 '스케일링 포화'에 직면합니다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

금속-반도체 접합은 일함수 차이와 계면 양자 트랩에 의해 쇼트키 정류 장벽과 오믹 저항으로 나뉜다.

[수식 1] 쇼트키 장벽 높이와 페르미 준위 피닝 (Fermi-Level Pinning)

금속과 N형 반도체 계면의 실제 전위 장벽 높이 Φ_Bn:

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📐 Φ_Bn = γ · (Φ_m - χ_s) + (1 - γ)(Eg - Φ₀)

Φ_m: 금속의 일함수, chi_s: 반도체 전자친화도, Φ₀: 계면 중성 준위

이상적 쇼트키-모트 모델에서는 γ = 1이지만, 실제 실리콘은 계면 결함 트랩으로 인해 γ ≈ 0.1~ 0.3으로 떨어져 어떤 금속을 붙여도 장벽이 ~ 0.7 eV 근처에 못 박히는(Pinning) 참사 발생

직관적 비유 (녹슨 힌지에 걸린 출입문):

가벼운 문이든 무거운 문이든 상관없이 계면에 낀 녹(표면 트랩 준위) 때문에 문이 항상 일정한 각도(0.7 eV)로 뻑뻑하게 굳어버려 마음대로 열리지 않는 현상입니다.

[수식 2] 열전자 방출 전류 밀도 (Thermionic Emission Equation)

쇼트키 장벽을 뛰어넘는 다수 캐리어의 정류 전류 밀도:

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📐 **J = A* · T² · exp(-q · Φ_B / (kB · T)) · [exp(q · V / (n · kB · T)) - 1]**

A^*: 유효 리차드슨 상수 (실리콘 ~ 110 A/cm²K²)

소수 캐리어 축적이 없어 PN 다이오드보다 역회복 시간(Trr)이 사실상 0에 수렴하는 초고속 스위칭 구현

직관적 비유 (높이뛰기 선수들의 허들 넘기):

장벽(Φ_B) 높이보다 높은 운동에너지를 가진 날렵한 전자들만 허들을 뛰어넘어 반대편으로 건너갑니다. 장벽 높이가 0.1 eV만 낮아져도 건너가는 전자의 수는 50배로 폭증합니다.

[수식 3] 전계 방출 양자 터널링 콘택트 비저항 (Field Emission Ohmic Contact)

장벽을 뛰어넘지 않고 뚫고 지나가는 고도핑 계면의 접촉 비저항:

💡

📐 **ρ_c ∝ exp[ (4π / ħ) · √(m* · ε_s) · Φ_Bh / √(ND) ]**

소스/드레인 접촉 영역에 불순물을 ND ≥ 10²⁰ ~ 10²¹ cm⁻³으로 초고농도 도핑하면 쇼트키 장벽 두께가 2~3 nm 및 1 nm 이하로 극도로 얇아져 전자가 터널링으로 통과, 완벽한 선형 옴의 법칙(오믹 콘택트) 구현

직관적 비유 (만리장성을 두부 한 장 두께로 압축하기):

아무리 높은 성벽(쇼트키 장벽)이라도 두께를 종이 한 장(1 nm)으로 얇게 만들어버리면, 양자역학 유령처럼 벽을 그대로 관통해 하이패스로 통과해 버립니다.

⚙️ 심층 작동 메커니즘: 전도 기구 3단계와 오믹화 비결

금속-반도체 접합에서 전자가 장벽을 건너가는 물리적 경로는 도핑 농도에 따라 완전히 바뀝니다.

전하 전도 모드	반도체 도핑 농도 (ND)	공핍층 장벽 폭 (W)	물리적 전하 통과 메커니즘
[1] 열전자 방출 (TE)	저도핑 (ND < 10¹⁷ cm⁻³)	매우 넓음 (W > 100 nm)	전자가 순수 열에너지(kB T)를 얻어 장벽 정상을 뛰어넘어 이동
[2] 열전자-전계 방출 (TFE)	중도핑 (10¹⁷ < ND < 10¹⁹ cm⁻³)	중간 두께 (W ~ 10~ 30 nm)	전자가 열을 받아 장벽의 얇은 중간 지점까지 올라간 후 터널링 통과
[3] 순수 전계 방출 (FE, Field Emission)	극고농도 축퇴 도핑 (ND ≥ 10²⁰ cm⁻³)	극박 (W ≈ 2~3 nm @ 10²⁰, < 1 nm @ 10²¹)	기저 준위 전자가 페르미 레벨에서 직접 양자 터널링 관통 (이상적 오믹 접합)

1. 세 가지 전자 수송 방정식

1. 열전자 방출 (Thermionic Emission: TE):

전자가 상온의 열에너지(kB T)를 얻어 높은 에너지 장벽(qΦ_B)을 뛰어넘어 이동합니다.

전류 밀도: J = A^* T² exp(-(qΦ_B / kB T)) [exp((qV / kB T)) - 1] (쇼트키 정류 다이오드).

2. 열전자 전계 방출 (Thermionic Field Emission: TFE):

전자가 열을 조금 받아 에너지 준위가 약간 올라간 상태에서, 얇아진 장벽의 중간 허리를 터널링으로 뚫고 나갑니다.

3. 전계 방출 (Field Emission: FE, 오믹 접합의 핵심):

실리콘 표면 도핑 농도를 Nd ≥ 10²⁰ cm⁻³ 이상으로 극단적으로 높이면 공핍층 두께(W_dep)가 수 nm 이하로 압축됩니다 (축퇴 도핑 시 Vbi도 0.3~0.5 V로 감소):

💡

📐 W_dep = √[ (2 · ε_Si · Vbi) / (q · Nd) ] ≈ 2~3 nm (Nd = 10²⁰), < 1 nm (Nd ≈ 10²¹)

전자가 페르미 준위 근처에서 아무런 에너지 손실 없이 양자역학적 파동으로 장벽을 그대로 통과(Quantum Tunneling)합니다.

콘택트 비저항(ρ_c)은 도핑 농도의 제곱근에 지수적으로 반비례합니다:

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📐 **ρ_c ∝ exp[ (4π / ħ) · √(m* · ε_Si) · Φ_Bh / √(Nd) ]**

🔬 자가 정합 실리사이드(Salicide) 기술의 4세대 진화

금속 전선(W, Cu)을 실리콘에 직접 붙이면 계면 결함과 상호 확산으로 접합이 파괴됩니다. 이를 방지하기 위해 금속과 실리콘을 고온에서 화학적으로 결합시켜 전도성 합금을 만드는 기술이 실리사이드(Silicide)입니다.

세대	실리사이드 합금	형성 온도	Si 소모량 및 미세선폭 효과	한계 및 전환 이유
1세대 (0.35μm~90nm)	TiSi₂ (티타늄 실리사이드)	750 ~ 850℃	큼 (Ti 1nm당 Si 2.27nm 소모)	미세선폭 효과(Narrow Line Effect): 선폭이 50nm 이하로 줄면 고저항상(C49)에서 저저항상(C54)으로 상전이가 멈추어 저항 폭증
2세대 (65nm~45nm)	CoSi₂ (코발트 실리사이드)	700 ~ 800℃	큼 (Co 1nm당 Si 3.6nm 소모)	미세선폭 효과는 없으나 실리콘 소모량이 너무 커 초박형 접합(USJ)을 관통하여 심각한 누설 전류 유발
3세대 (32nm~7nm FinFET)	NiSi / NiPtSi (니켈 백금)	350 ~ 500℃ (저온)	적음 (Ni 1nm당 Si 1.84nm 소모)	저온 형성으로 HKMG 열화 방지. 순수 NiSi는 600℃ 이상에서 응집(Agglomeration)되므로 백금(Pt 5~10%)을 첨가하여 내열성 극대화
4세대 (5nm~2nm GAA)	초박형 TiSi_x + ALD 라이너	500 ~ 650℃	극소화 (원자층 단위 제어)	3차원 나노시트 틈새에 증착하기 위해 ALD TiCl₄ 전구체 도입, 인-시추 도핑과 결합하여 ρ_c < 10⁻⁹ Ω·cm² 달성

📊 쇼트키 다이오드(SBD) vs PN 접합 다이오드 물리 비교

비교 항목	쇼트키 다이오드 (Schottky Barrier Diode)	PN 접합 다이오드 (PN Junction Diode)
접합 구조	금속(Metal) - 반도체(Semiconductor)	P형 반도체 - N형 반도체
캐리어 수송 기구	다수 캐리어 (Majority Carrier) 전담	다수 캐리어 + 소수 캐리어 (Minority Carrier) 주입
순방향 턴온 전압 (V_on)	0.2 ~ 0.4 V (매우 낮음, 전력 손실 최소)	0.6 ~ 0.8 V (실리콘 기준 높음)
역회복 시간 (t_rr)	≈ 0 ns (역회복 전하 축적 없음, 피코초급)	수십 ~ 수백 ns (소수 캐리어 소멸 지연 발생)
역방향 누설 전류 (I_R)	상대적으로 높음 (온도 상승 시 급증)	매우 낮음 (안정적 차단 특성)
역방향 항복 전압 (V_BR)	보통 낮음 (< 100V, 에지 전계 집중)	높음 (전력용 수천 볼트 설계 용이)
대표적 응용 분야	초고속 스위칭 전원(SMPS), RF 검파기, SiC 전기차 충전기	고전압 정류기, 태양전지, 발광다이오드(LED)

🏢 글로벌 파운드리·전력반도체 업계의 콘택트 실전 기술

1. TSMC & 삼성전자 (3nm / 2nm 로직 콘택트 전쟁)

에피택시 인시추(In-situ) 도핑: 소스·드레인에 실리콘을 올릴 때 이온주입 대신 MOCVD/LPCVD 챔버에서 인(P)이나 붕소(B)를 가스 형태로 함께 흘려 고용도 한계(> 2× 10²¹ cm⁻³)를 돌파합니다. (nFET: Si:P / pFET: SiGe:B)

접합 비저항 세계 기록 경신: TSMC N3E 및 삼성 SF3 공정은 콘택트 비저항을 8× 10⁻¹⁰ Ω·cm² 수준까지 끌어내려 채널 구동 전류를 15% 이상 개선했습니다.

2. 울트라 와이드 밴드갭 전력 반도체 (SiC SBD)

Wolfspeed, STMicroelectronics, Infineon: 전기차 테슬라 인버터에 들어가는 SiC 전력 모듈의 핵심은 SiC 쇼트키 배리어 다이오드(SBD)입니다. 실리콘 대비 10배 높은 절연파괴 전계 덕분에 650V~1200V 고전압에서도 초고속 스위칭과 제로 역회복 손실을 구현합니다.

🔗 관련 링크

핸드북 전체 목차 (MOC)

이전 물리: PN 접합 다이오드와 소수 캐리어 거동

다음 물리: MOS 커패시터 및 C-V 계면 물성

소자 응용: 콘택트 결함과 나노미터 누설 전류

공정 융합: GAA 내부 스페이서와 소스·드레인 에피 콘택트

공학 정본 원문: 1.4 금속-반도체 접합 (쇼트키 및 오믹)

연계 실시간 산업 동향

총 6건

※ 해당 개념의 24시간 내 직접 속보가 없어 반도체 공학 편 대표 실시간 공급망 뉴스를 연동합니다.

디일렉10. 2.

SK하이닉스, 세계 최초 16단 HBM4 양산 출하 개시… TSMC CoWoS-L 공정 직결

SK하이닉스가 6세대 HBM4 16단 48GB 모듈 양산에 돌입했다. 베이스 다이에 TSMC 3나노 파운드리 공정을 적용하고 Cu-Cu 하이브리드 본딩을 결합하여 대역폭 2.2TB/s를 달성했다.

HBM4 16단 양산 및 베이스다이 로드맵원문

SemiAnalysis10. 2.

ASML, 차세대 0.55 High-NA EUV 노광기 'EXE:5200' 2026 출하 가속… 인텔·TSMC 14A 도입 경쟁

ASML이 시간당 웨이퍼 220매를 처리하는 0.55 NA High-NA EUV 상용 모델 EXE:5200 양산 라인 가동을 알렸다. 인텔 14A와 TSMC A14 공정의 2026-2027 도입 선점이 가시화된다.

High-NA 0.55NA 노광기 상용 출하원문

전자신문10. 1.

TSMC, 2나노(N2) GAA 공정 양산 수율 70% 돌파… 애플 A19 Pro 전량 단독 생산 확정

TSMC 신주 바오산 20팹의 2nm 나노시트(GAA) 공정 수율이 70%대에 안착하며 애플 차세대 AP A19 Pro 양산에 들어갔다. 고성능 HPC 고객사를 겨냥한 N2P 및 후면전력 A16 준비도 순항 중이다.

2nm GAA 나노시트 양산 수율원문

전자신문10. 1.

석 달 만에 '사상 최대'…'60조' 마이크론, 다음은 '190조' 삼전닉스

미국 메모리 반도체 기업 마이크론테크놀로지가 사상 최대 분기 실적을 기록했다. 인공지능(AI) 데이터센터 투자 확대가 메모리 수요를 끌어올린 결과다. 다음 분기 실적 전망도 시장 기대를 웃돌았다. 메모리 슈퍼사이클에 대한 기대감이 커지는 가운데 시장의 시선은 삼성...

반도체 공급망 관련원문

DIGITIMES Tech10. 1.