소자 신뢰성 파괴 모드 (BTI / HCI / TDDB)

2.6 소자 신뢰성 파괴 모드 (BTI, HCI, TDDB, 일렉트로마이그레이션)

출하 시점의 웨이퍼 프로브와 패키지 테스트는 “지금 이 순간 살아 있는가”만 본다. 고객이 실제로 사는 것은 앞으로 10만 시간 동안 스펙 안에서 버틸 확률이다. BTI는 문턱전압을 천천히 밀어 올리고, HCI는 드레인 쪽 계면을 때려 트랜스컨덕턴스를 깎으며, TDDB는 게이트 산화막에 산소 공공의 퍼콜레이션 길을 내 어느 순간 절연을 무너뜨리고, 일렉트로마이그레이션은 구리 배선을 원자 단위로 쓸어 비아를 비우거나 힐록으로 이웃 선을 숏시킨다. 이 네 가지는 서로 다른 물리이지만, 현장에서는 같은 칩, 같은 전원, 같은 온도 사이클 위에서 동시에 진행된다. 파운드리의 신뢰성 엔지니어는 가속 시험으로 그 합을 10년 사용 조건으로 외삽하고, 설계 팀은 그 마진을 PDK와 사인오프 룰에 묶어 제품에 넣는다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 트랜지스터 및 배선 4대 신뢰성 열화 메커니즘: BTI(NBTI/PBTI), 핫캐리어(HCI), TDDB 절연파괴, 일렉트로마이그레이션(EM)

1. 게이트 산화막 BTI / HCI / TDDB 단면도 및 핵심 열화 분석

직관: 산화막은 유리창이다. BTI는 창틀 실리콘–수소 못이 빠지는 것, HCI는 창문에 모래를 고속으로 뿌리는 것, TDDB는 유리 안에 기포(산소 공공)가 늘어나 어느 순간 금이 관통하는 것이다.

2. 반도체 4대 신뢰성 파괴 모드 물리 메커니즘 대조 (4 Primary Reliability Modes)

💡 [반도체 4대 신뢰성 파괴 모드 물리 메커니즘 대조 배너] BTI(NBTI/PBTI) vs 핫캐리어(HCI) vs 경시절연파괴(TDDB) vs 일렉트로마이그레이션(EM)

*<b>💡 [반도체 4대 신뢰성 파괴 모드 물리 메커니즘 대조 배너] 물리 메커니즘, 지배 수식(R-D, Black's Eq, Weibull), 회로 영향 및 팹 하드닝 대책</b>*

3. 신뢰성 물리 및 수명 예측 패러다임 진화사 (1980s ~ 2020s+)

💡 [신뢰성 물리 및 수명 예측 패러다임 진화사 인포그래픽] 1980s-90s 5V HCI 시대 → 2000s 초박막 NBTI/Cu 다마신 혁명 → 2011+ 3D FinFET/GAA 및 차량용 AEC-Q100 극한 신뢰성 시대

*<b>💡 [신뢰성 물리 및 수명 예측 패러다임 진화사 인포그래픽] 단일 물리 대응에서 3차원 입체 채널 전계·열·전류밀도 멀티피직스(Multiphysics) 통합 설계로의 진화</b>*

4. 반도체 10년 수명 보증 가속 평가 플로우 & 퀄리피케이션 게이트 (HTOL → Modeling → Sign-Off)

💡 [10년 수명 보증 가속 평가 플로우 및 퀄리피케이션 게이트] HTOL 가속 스트레스 → 4대 모드 분리 → 아레니우스 외삽 → 공정 하드닝 → Aging PDK → AEC-Q100 퀄 게이트

*<b>💡 [10년 수명 보증 가속 평가 플로우 및 퀄리피케이션 게이트] 10년 열화 ΔVth < 30mV, TDDB 수명 > 10년, FIT < 10 전장 및 데이터센터 미션 크리티컬 합격 게이트</b>*

5. 4대 신뢰성 파괴 모드 근본 원인 및 하드닝 엔지니어링 트리

💡 [4대 신뢰성 파괴 모드 근본 원인 및 하드닝 엔지니어링 트리] BTI Si-H 해리 · HCI 핀치오프 강전계 · TDDB 산소 공공 사슬 · EM 전자풍 원자 이동 해결 트리

*<b>💡 [4대 신뢰성 파괴 모드 근본 원인 및 하드닝 엔지니어링 트리] 고압 D2 어닐링(수명 5배), LDD 전계 분산, ALD 초순도 박막, Co 금속 캡핑(수명 100배) 하드닝 해결 트리</b>*

🔍 왜 0시간 초기 수율보다 10만 시간 신뢰성이 중요한가? (차량용 AEC-Q100, 데이터센터 24/7 무중단)

초기 수율은 팹의 일일 KPI다. 파티클, 브리지, 비아 미개방, 스크래치. 이는 이미 죽은 다이를 걸러낸다. 그러나 자동차 ECU, ADAS SoC, 서버 CPU/GPU, 기지국 FPGA는 출하 후 고장이 브랜드와 인명을 가른다.

차량용 AEC-Q100은 등급별로 주변 온도·수명을 못 박는다. Grade 1은 대략 -40^°C~+125^°C 사용, 부품 수명 목표를 HTOL(High Temperature Operating Life), HTB/LTB, ESD, 래치업, 전특성 시험으로 증명한다. 엔진룸 Grade 0는 더 가혹하다. 여기서 “증명”은 웨이퍼 맵이 아니라 가속 인자 × 샘플 수 × 시간으로 구한 FIT와 활성화 에너지다. 한 대의 차에 수백 개의 칩이 들어가므로, 칩당 10 FIT라도 차량 수준에서는 무시할 수 없는 연간 고장률이 된다.

데이터센터는 온도가 차보다 온화해도 24시간 365일, 높은 이용률, 높은 전류밀도가 문제다. GPU 클러스터의 HBM 인터포저, 코어 전원 메시, 클록 메쉬는 EM과 BTI의 온상이다. 서버 한 대가 죽으면 RAID와 이중화로 버티지만, 같은 로트의 같은 약점이 수천 대에서 동시에 뜨면 플릿 장애다. 클라우드 사업자는 공급사에 10년 수명, 특정 전압·온도 프로파일에서의 최대 지연 열화량(예: 10% 주파수 가드밴드)을 계약으로 박는다.

소비자 폰은 2~3년 교체 주기가 있어 상대적으로 관대하지만, 고성능 AP도 이제는 5G 모뎀·NPU가 상시 부하를 걸어 BTI/HCI가 체감 버벅임으로 나타난다. 즉 시장이 어디로 가든 0시간 수율은 입장권, 신뢰성은 본경기다.

수명 보증의 수학은 단순화하면 이렇다. 사용 조건 고장률 λ_use를 가속 조건 λ_acc에서 관측한 뒤, 전압·온도 가속 인자 AF로 나눈다.

HTOL 1000시간, 125^°C, 1.1× V_nom에서 고장이 0건이어도, 활성화 에너지 E_a와 전압 가속 지수 γ를 잘못 잡으면 10년 외삽이 한 자릿수 틀린다. 그래서 파운드리는 모드별로 서로 다른 E_a를 쓴다. BTI는 보통 0.5–1.0 eV대, EM은 Cu 입계 확산에 따라 0.7–1.0 eV 전후, TDDB는 전계 모델(E, 1/E, 거듭제곱) 논쟁이 길다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

신뢰성 물리학은 결함 에너지의 열적 활성화와 나노 박막 내 전도 경로 형성을 확률론적으로 모델링한다.

[수식 1] BTI(NBTI/PBTI) 시간 의존 문턱전압 열화 모델

장시간 전계와 열 스트레스를 받은 게이트 절연막 계면의 Si-H 결합 해리에 의한 Vth 이동:

[수식 2] TDDB(시간 의존 유전체 파괴) 와이블 고장 통계 (Weibull Distribution)

게이트 산화막 내부 결함들이 연결되어 임계 전도성 퍼콜레이션 경로를 완성하기까지의 고장 누적 확률:

[수식 3] 열반송자 주입 소자 수명 모델 (Hot Carrier Injection, HCI)

드레인 고전계에서 에너지를 얻은 고온 전자가 계면을 강타하여 트랩을 만드는 수명 방정식:

⚙️ 4대 핵심 파괴 모드 심층 메커니즘

1) BTI (NBTI / PBTI): 계면 Si–H 결합 분해 및 트랩 생성, Vth 드리프트와 주파수 저하

NBTI는 고전적 PMOS 병이다. 게이트에 음전압이 걸리면 채널 정공이 Si–H를 공격하고, 수소가 떨어져 나가 계면 트랩(N_it)과 산화막 양전하(N_ot)를 남긴다.

수소 분자(H₂)의 산화막 확산이 율속 단계일 때, 문턱전압 드리프트(Δ Vth)는 시간의 거듭제곱 법칙을 따른다:

(시간 지수 n ≈ 1/6 for 중성 수소 분자 H₂ 확산, n ≈ 1/4 for 원자상 수소 H⁺ 확산, 활성화 에너지 E_a ≈ 0.1~ 0.2 eV)

게이트 바이어스가 0V로 떨어지면(AC 스위칭 오프 구간) 방출되었던 수소 원자가 계면 댕글링 본드와 재결합하여 문턱전압의 상당 부분이 회복된다:

현대 측정은 ultra-fast MSM(Measure-Stress-Measure)으로 마이크로초 단위로 회복량을 분리하여 10년 후 순수 잔류 드리프트를 외삽한다.

PBTI는 high-k 메탈게이트 이후 NMOS에서 중요해졌다. HfO₂ 벌크의 산소 공공이 전자를 잡아 Vth를 올린다. SiO₂ 시대에는 거의 무시됐던 항이, HKMG에서는 로직 타이밍 가드밴드의 상당 부분을 먹는다.

현장 증상은 단순하다. SRAM 셀의 SNM이 줄고, 임계 경로의 지연이 늘어 최대 주파수가 떨어지며, 아날로그 미러의 오프셋이 Drift한다.

2) HCI (Hot Carrier Injection): 드레인 핀치오프 강전계 핫 전자 충돌 및 계면 손상 (저온 가속 특성)

짧은 채널 MOSFET이 포화되면 드레인 끝 공핍 영역에 10⁵ V/cm 이상의 극심한 측면 전계(E_m)가 집중된다.

채널 전자가 포논 산란 없이 에너지를 얻어 실리콘 원자를 때려 전자-정공 쌍을 만드는 충격 이온화(Impact Ionization) 확률과 기판 전류는 다음과 같다:

(φ_i: 충격 이온화 문턱 에너지 ≈ 1.3 eV, λ: 전자 평균 자유 행정, E_m: 드레인 피크 전계)

3) TDDB (Time-Dependent Dielectric Breakdown): 산소 공공 퍼콜레이션 경로 형성과 게이트 절연 파괴

TDDB는 게이트(또는 MIM, MOL 스페이서) 유전체가 시간에 따라 절연을 잃는 현상이다. 즉각적인 핀홀 쇼트는 0시간 수율 불량이고, TDDB는 정상처럼 보이던 막이 수년 뒤 뚫리는 것이다.

절연 파괴 시간(t_BD)의 누적 고장 확률 F(t)는 롱테일 고장을 기술하는 와이블 통계를 따른다:

(eta: 특성 수명 63.2% 고장 시점, β: 와이블 형상 모수 / 기울기)

칩 전체의 총 게이트 면적 A_total이 단위 테스트 커패시터 면적 A₀보다 클 때, 고장 시간은 지수적으로 단축된다:

4) 일렉트로마이그레이션(EM): 전자의 운동량 전달로 인한 구리 원자 이동, 비아 보이드(오픈) 및 힐록(숏)

전류를 흐르는 금속에서 전자는 격자 원자에 운동량을 전달한다. 이 전자 바람(Electron Wind)이 화학 퍼텐셜·응력 구배와 균형을 이룰 때까지 원자가 이동한다.

(J: 전류 밀도 A/cm², n ≈ 1~ 2: 전류 밀도 지수, Cu 배선 입계 확산 활성화 에너지 E_a ≈ 0.8~ 1.0 eV)

원자가 양극으로 밀려가 축적되면 반대 방향의 기계적 압축 역응력(∇σ)이 발생하여 원자의 이동을 되밀어낸다:

배선 길이 L이 충분히 짧아서 J · L < (J · L)_crit를 만족하면, 역응력이 전자 바람을 100% 상쇄하여 이론상 영구적으로 EM 고장이 일어나지 않는다(Immortal Wire)!

공정 해법은 두껍고 연속적인 TaN/Ta 라이너, 비아 필 완전성(보이드 없는 ECD), Co 또는 Ru 캡핑으로 계면 확산을 잠그는 것, Cu 입자를 키워 입계를 줄이는 어닐, 필요시 Co 라이너로 트렌치를 적시는 것이다. 7nm 이하에서 선폭이 줄어 Cu 단면이 배리어에 잠식되면 저항과 EM이 동시에 나빠진다. 그래서 중간 배선에 Co, 하단에 Ru, 상단에 두꺼운 Cu를 섞는 하이브리드 메탈 스택이 나온다.

설계 해법은 비아 다중 배치(via array), 와이드 메탈의 슬롯 룰(슬롯은 응력·CMP용이지만 EM 경로를 바꾸므로 룰대로), 전류 밀도 제한, 양방향 전류로 순 원자 플럭스를 줄이는 신호 배선의 이점 반영, 그리고 리던던트 비아. ESD 보호 자체는 EM이 아니지만, CDM/HBM 클램프의 큰 순간 전류가 로컬 메탈을 녹이거나 EM 시드 보이드를 만들 수 있어 ESD 메탈 폭 룰이 EM 룰과 겹친다.

패키지 차원에서는 솔더 범프 EM, 기판 트레이스 EM, 그리고 칩-패키지 상호작용(CPI) 응력이 비아 보이드를 가속한다. 플립칩 C4와 Cu 필러 아래의 ELK 크랙은 TDDB/EM과 별개의 신뢰성 축이지만, 현장에서 불량을 분석하면 종종 복합 원인이다.

⚠️ 팹 및 설계 현장 해결책 (ESD 보호 회로, 금속 라이너 TaN/Co 캡핑, 가속 수명 시험 HTOL 및 아레니우스 모델)

신뢰성은 “나중에 시험해서 맞추는 것”이 아니라 공정 모듈 + 디자인 룰 + 패키지 + 시험 플랜의 한 세트다.

공정. 게이트 스택은 플라즈마 데미지 최소 레시피, 후속 포밍 가스/중수소 어닐, HK 트랩 어닐. 컨택/비아는 배리어 연속성 TEM 모니터링, Cu 시드 커버리지, ECD 첨가제 창. 캡핑 Co CVD는 계면을 치밀하게 해 EM MTTF를 수 배 올리는 레버다. 로우-k는 기계 강도 vs k 값 타협. 너무 약한 막은 힐록·CPI에 진다.

디자인 룰 / PDK. 안테나 비, 최대 Vgs/Vds, EM 전류 테이블(폭·비아 수·온도 함수), 웰 근접, OD/PO 밀도. 신뢰성 인지 셀 라이브러리는 aged timing Liberty(.lib)를 10년 조건으로 한 세트 더 준다. 사인오프는 신품과 aged 코너를 모두 닫아야 한다.

ESD. HBM/CDM/MM 클램프, GGNMOS, RC 트리거 빅FET, 다이오드 레일은 과전압이 게이트 산화막을 즉사시키는 것을 막는다. 이는 0시간 파괴 예방이지만, 클램프가 반복 트리거되면 자체 HCI/열 피로가 생긴다. IO 설계는 ESD 윈도와 핫캐리어 안전 동작 영역을 같은 그림에 겹쳐 본다.

가속 시험.

아레니우스는 온도 축의 공통 번역기다. 단, 모드마다 E_a가 다르고, HCI처럼 온도가 역으로 작용하는 항은 아레니우스에 올리면 안 된다. 전압 가속은 지수 또는 거듭제곱, 전류는 Black. 현장 수명 t_use는

로 묶되, 통계(카이제곱, 0 고장 시 상한 FIT)를 같이 보고한다. 0 고장 1000시간은 “무한 수명”이 아니라 샘플 수가 정하는 상한일 뿐이다. 자동차는 샘플 크기와 로트 수가 AEC 표에 나와 있고, 이를 못 채우면 등급을 못 쓴다.

시스템 레벨. 전압 가드밴드, AVS/DVFS가 수명을 소비하는 방식, 워크로드 쓰로틀, 스페어 코어, ECC(소프트 에러는 이 장의 4대 모드 밖이지만 필드 FIT의 큰 부분)가 제품 신뢰성을 완성한다. 소자 물리만 맞추고 보드 전원이 오버슈트하면 TDDB 예산이 한순간에 나간다.

📊 4대 신뢰성 파괴 모드 원인, 영향, 가속 변수, 파운드리 대응책 상세 비교표

이 표는 자격 시험 체크리스트로 바로 쓸 수 있다. 한 모드만 고온 HTOL로 덮었다고 네 모드가 끝난 것이 아니다.

🏢 글로벌 신뢰성 생태계 및 EDA 사인오프 (AEC-Q100, JEDEC, 시놉시스/케이던스 신뢰성 시뮬레이터, 파운드리 PDK)

표준의 언어가 계약을 만든다. JEDEC (JESD47, JESD22 시리즈, JESD61 등)는 반도체 소자 신뢰성 시험의 공통 문법이다. HTOL, 온도 사이클, 고온저장, ESD, 래치업의 조건·수량·합격 기준이 여기서 갈라진다. AEC-Q100은 그 문법을 자동차 온도 등급·PPAP·변동 관리로 강화한 것이다. AEC-Q100-Rev-H 이후 공정 변경 통지와 특성 변이가 더 빡세졌고, 파운드리 오토모티브 플로우는 별도 라인 컨트롤, 인라인 모니터, 장기 보관 웨이퍼 정책을 둔다. 산업/의료는 IEC, 항공은 더 긴 수명과 다른 방사선 축이 추가된다.

파운드리는 PDK 안에 신뢰성 디자인 룰과 에이징 모델을 넣는다. SPICE에는 BTI/HCI compact 모델(또는 subcircuit), EM은 테이블과 전류 한계. 고급 노드는 MOSRA류 또는 자체 aging BSIM/BSIM-CMG 확장으로 바이어스 이력에 따른 Δ Vth, Δμ를 준다. 설계 하우스는 이를 시놉시스 PrimeSim/PrimeAging, HSPICE MOSRA, 케이던스 RelXpert/Aging, Ansys/Apache 계열 파워 EM, 시놉시스 RedHawk-SC, Cadence Voltus의 EM/IR 사인오프로 돌린다. 타이밍은 PrimeTime/Tempus에 aged .lib를 물린다. 이 체인이 끊기면 “시뮬상 10년”이 허수가 된다. 모델이 측정 듀티를 못 따라가거나, 자가가열을 EM에 안 넘기거나, 패키지 온도를 칩 맵에 안 붙이면 사인오프는 통과하고 필드는 실패한다.

생태계의 실제 운영은 더 지저분하다. 고객은 특정 미션 프로파일(예: 105°C 주위, 70% 부하, 12년, 배터리 프로파일)을 주고, 파운드리는 그 프로파일을 가속 인자로 번역한 커스텀 수명 리포트를 낸다. 오토모티브 OEM은 모듈 공급사를 통해 칩 FIT를 차량 목표에 할당한다. 데이터센터는 워크로드 텔레메트리로 필드 BTI를 역추정하기 시작했다. 즉 신뢰성은 이제 랩의 Weibull만이 아니라 플릿 데이터 ↔ 모델 교정의 루프다.

실패 분석(FA) 쪽은 PEM, OBIRCH, TEM 단면에서 보이드·필라멘트·계면층을 보고 모드를 확정한다. 필드 반품의 상당수는 ESD/EOS이거나 패키지 습도이며, 4대 모드로 오인하기 쉽다. 그래서 전기적 시그니처(Vth 평행 이동 vs g_m 붕괴 vs Ig 점프 vs 비아 R)로 먼저 분류하고 물리를 연다.

앞으로 GAA, BSPDN(후면 전원), 하이브리드 본딩 3D, 유리 기판은 새로운 확산 경로와 전계 집중을 만든다. 후면 비아는 EM의 새 약한 고리, 나노시트 내부 스페이서는 TDDB/BTI의 새 계면이다. 4대 모드의 이름은 같더라도, 기하와 재료가 바뀌면 가속 인수를 다시 측정해야 한다. 옛 노드 E_a를 베껴 쓰는 순간 10년 보증은 종이 조각이 된다.

🔗 관련 링크

핸드북 내부 연계 학습:

현장 한 줄로 닫는다. 수율은 오늘 팹을 구하고, 신뢰성은 10년 뒤 브랜드를 구한다. BTI로 느려지고, HCI로 마르고, TDDB로 뚫리고, EM으로 비는 네 길을, 가속 시험과 룰과 재료로 동시에 막아 둔 칩만이 차량과 데이터센터의 문을 통과한다.