GAA 나노시트 및 MBCFET

14nm에서 35 nm이던 핀 높이는 3nm에서 60 nm 이상으로 치솟았습니다.

반면 단채널 효과를 막기 위한 핀 폭(Wfin)은 5~ 6 nm 이하로 극단적으로 얇아졌습니다.

종횡비가 10:1을 초과하면서, 세정 건조 시 모세관력이나 증착 응력으로 인해 핀이 국수 가닥처럼 휘거나 쓰러지는 물리적 붕괴(Fin Collapse)가 발생했습니다.

설계자는 핀 1개(1-Fin), 핀 2개(2-Fin), 핀 3개(3-Fin) 단위로만 트랜지스터 크기를 선택할 수 있습니다.

만약 1.5개 분량의 전류만 필요한 로직 회로라도 무조건 핀 2개를 써야 하므로, 불필요한 면적 낭비와 기생 커패시턴스 증가로 전력 효율이 악화되었습니다.

고속 연산이 필요한 CPU ALU 코어: 넓은 폭(Wns = 50 nm)을 적용하여 대전류 구동.

극저전력이 중요한 SRAM 및 슬립 블록: 좁은 폭(Wns = 20 nm)을 적용하여 누설 차단.

이 독보적인 DTCO(Design-Technology Co-Optimization) 설계 유연성이 GAA의 최대 무기입니다.

Wns: 나노시트 너비 (15~ 50 nm 가변 설계), T_si: 시트 두께 (5 nm)

FinFET의 이산적 핀 수(N=1, 2, 3) 제약을 벗어나, 설계자가 시트 너비 Wns를 아날로그처럼 연속적으로 조절하여 전류와 전력을 최적화(DTCO)

직관적 비유 (원하는 대로 넓히는 4단 광폭 현수교):

정해진 레일 폭만 써야 했던 기차선로(FinFET)와 달리, 설계자가 트래픽에 맞춰 4차선, 8차선으로 다리 상판 너비(Wns)를 자유자재로 늘려 차량 통행량(전류)을 2배로 늘릴 수 있는 복층 고속도로입니다.

분모에 완전 포위를 뜻하는 계수 4가 적용되어, 현존하는 소자 구조 중 가장 짧은 자연 차폐 길이를 달성하여 1 nm 노드까지 단채널 효과를 원천 봉쇄

직관적 비유 (네 손가락으로 꽉 쥔 빨대):

빨대를 위아래 양옆 4면에서 빈틈없이 감싸 쥐어짜면, 내부 압력이 아무리 높아도 국물(누설 전류)이 단 한 방울도 새지 않는 완전 봉쇄 상태를 만듭니다.

나노시트 사이의 좁은 틈새로 인해 내부 스페이서(Inner Spacer) 영역의 기생 용량(C_eff)이 급증하므로, 저유전율(Low-k) SiBCN 스페이서를 적용해 FOM을 극대화하는 것이 핵심 경쟁력

직관적 비유 (엔진 마력 대 차량 중량비):

스포츠카의 가속력은 엔진 마력(I_eff)이 클수록, 차체 무게(C_eff)가 가벼울수록 폭발적입니다. 나노시트의 전류를 키우면서 틈새 기생 무게추(커패시턴스)를 덜어내는 것이 나노 스피드 경쟁의 본체입니다.

실리콘과 게르마늄은 격자 상수가 약 4.2% 다릅니다.

SiGe 층이 너무 두꺼워지면 격자 불일치 스트레스를 이기지 못하고 전위 결함(Misfit Dislocation)이 터져 소자가 파괴됩니다.

원자층 증착 제어를 통해 SiGe 희생층 두께는 게이트 메탈이 들어갈 최소 간격인 8~ 10 nm, Si 채널층 두께는 양자역학적 최적 두께인 5~ 6 nm로 극한의 균일도를 유지해야 합니다.

선택비 요구조건: Si는 단 0.1nm도 깎이지 않고 오직 SiGe만 제거되어야 하므로, SiGe : Si 선택비가 150:1 이상이어야 합니다.

불산, 과산화수소, 초산 혼합액을 이용한 고선택비 습식 식각 또는 기체상 가스 에칭(Dry Gas Etch)을 적용합니다.

드레인에 전압이 걸릴 때 기판 바닥으로 전류가 우회하여 새어나가는 서브스트레이트 펀치스루(Substrate Punch-through)가 발생합니다.

BDI 기술: 최하단 SiGe 층 아래에 특수 산화막/질화막 절연벽(BDI)을 선제적으로 매립하여 기판 바닥 누설을 원천 차단함으로써 차단 전류(Ioff)를 50% 이상 절감합니다.

2022년 6월 세계 최초 3nm GAA 양산 발표 (SF3E / SF3).

독자적인 MBCFET (Multi-Bridge Channel FET) 상표권 보유. 나노시트 폭을 가변 조절하는 독보적 설계 라이브러리를 구축하여 2세대 3nm(SF3) 및 2nm(SF2)로 확장 중.

3nm(N3B, N3E)까지는 기존 FinFET의 성숙도를 활용하여 애플, 엔비디아 물량을 독식.

2025년 N2 공정부터 GAA 나노시트를 공식 도입하며, 성능 향상 버전인 N2P(전면 배선 유지)를 거쳐 후면 전력 공급망(SPR: Super Power Rail)은 A16 노드(2026 H2 양산 목표)에 공식 융합하여 초격차 수성을 노림.

4단 적층 나노시트인 RibbonFET 개발.

웨이퍼 뒷면으로 전력선을 빼내는 PowerVia(BSPDN)를 업계 최초로 양산 적용하여 2024~2025년 18A 공정으로 파운드리 대역전을 선언.

핸드북 전체 목차 (MOC)

이전 소자: 3D FinFET 구조 및 양자 구속 효과

공정 심화: GAA 핵심 공정 (Inner Spacer & Sheet Release)

차세대 진화: 3.4 모놀리식 CFET 복층 아키텍처

배선 혁명: 3.5 후면 전력 공급망(BSPDN) 및 Nano-TSV

공학 정본 원문: 3.2 GAA Nanosheet / MBCFET 4면 게이트 포위