목차: Ch 3.1 3D FinFET 구조 및 양자 구속 효과

Ch 3.1난이도 L4공학 정본 백서

3D FinFET 구조 및 양자 구속 효과

3D FinFET & Tri-Gate Architecture

정본 핸드북 원문

3면 게이트 감쌈을 통한 단채널 효과 억제와 지느러미 채널 공학

[CTO 특강 팩트북 연계] 물리 수식 유도, 장비 파라미터 및 독점 밸류체인 로우 데이터 수록.

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3.1 3D FinFET 구조 및 양자 구속 — 평면의 카펫에서 세워진 상어 지느러미로의 도약

💡

- 평면(Planar) MOSFET은 바닥에 얇게 깔린 카펫(채널)을 천장(게이트) 하나만으로 누르는 구조였습니다. 채널이 짧아지자 출구(드레인)의 소음이 카펫 밑으로 새어 들어와 게이트가 아무리 차단해도 꺼지지 않는 누설 전류가 폭발했습니다. - FinFET (Tri-Gate)은 그 카펫을 수직으로 바짝 세워 상어 지느러미(Fin) 모양의 3차원 칸막이벽으로 만들고, 게이트 금속을 지느러미의 상단 + 양옆 3면에 꽉 감아쥐었습니다. 수도꼭지 파이프 둘레를 세 방향에서 동시에 조이는 것과 같아 누설 전류를 1/10로 격침시켰습니다. - 그러나 핀 폭(Wfin)이 5 nm 이하로 얇아지자, 전자는 더 이상 고전적 입자가 아니라 양자역학적 파동으로 돌변하여 좁은 복도에 갇히는 양자 구속 효과(Quantum Confinement)가 발생했습니다. 문턱전압이 튀고, 핀 개수가 1개, 2개 정수 단위로만 쪼개지는 폭 양자화(Width Quantization)의 한계에 부딪히며 소자는 4면 완전 포위인 GAA 나노시트로 진화하게 됩니다.

🎨 눈으로 보는 구조/공정 비교

💡 [3D 공학 정밀 구조도] 서브 7nm FinFET 입체 트라이게이트(Tri-Gate) 구조, HKMG 3면 포획 및 핀 높이·폭 공학 파라미터

💡

💡 [3D 공학 정밀 구조도] 3차원 수직 실리콘 핀(높이 45nm, 폭 6nm), 핀 3면을 둘러싼 고유전율 금속 게이트(HKMG HfO2/TiN/W) 및 다이아몬드형 SiGe/SiCP 소스/드레인 융기 에피택시

1. 평면 MOSFET vs 3D FinFET vs GAA 나노시트 단면 비교

트랜지스터 진화 세대	정전기적 채널 제어 구조	유효 채널 폭 (Weff) 계산식	단채널 효과 억제 및 누설전류 제어
[A] 평면 벌크 (Planar Bulk, ≥ 28 nm)	상부 1면 제어 (2D 평면)	Weff = W_planar	채널 하부로 드레인 전계가 침투하여 20 nm 이하에서 펀치스루 붕괴
[B] 3D 핀펫 (FinFET, 16 nm ~ 5 nm)	핀의 좌측/우측/상단 3면 입체 감싸기	Weff = 2Hfin + Wfin (수직 높이로 전류 배가)	핀 폭(Wfin ≤ 7 nm)을 얇게 깎아 게이트가 채널 전체를 정전기적으로 장악
[C] GAA 나노시트 (MBCFET, 3 nm ~ 2 nm)	적층 나노시트의 4면 360° 완전 포위	Weff = 2 × Nsheet × (Wns + Tns)	게이트 제어력 100% 달성, 단채널 효과 원천 차단 및 시트 폭 가변 설계

2. 트랜지스터 3대 구조 정전기 & 양자 구속 특성 대조 (Planar vs FinFET vs GAA)

💡 [트랜지스터 3대 구조 정전기 & 양자 구속 특성 대조 배너] 평면 벌크(1면) vs 3D FinFET(3면) vs 나노핀 양자 구속(1D Wire) vs GAA 나노시트(4면)

*💡 [트랜지스터 3대 구조 정전기 & 양자 구속 특성 대조 배너] 정전 구조, 지배 수식(Weff, 양자 구속 밴드갭 ΔEg), 물리 한계 및 혁신 포인트*

3. 평면에서 3D 입체 및 나노시트로의 트랜지스터 진화사 (1990s ~ 2022+)

💡 [트랜지스터 구조 진화사 인포그래픽] 1990s-2010 평면 20nm 한계 → 2011 3D FinFET 입체 혁명(Tri-Gate) → 2022+ GAA MBCFET 나노시트 및 CFET 적층

*💡 [트랜지스터 구조 진화사 인포그래픽] 평면 2D 도핑 한계를 3D 수직 핀으로 돌파하고, 핀 폭 양자화 한계를 4면 나노시트로 극복한 아키텍처 진화*

4. 3D FinFET 첨단 제조 집적 시퀀스 & 핀 프로파일 인라인 게이트 (SAQP → RMG)

💡 [3D FinFET 제조 집적 시퀀스 및 핀 프로파일 인라인 게이트] SAQP 핀 패터닝 → HARC 수직 식각 → STI 리세스 → 더미 게이트 → SiGe 에피 → Gate-Last RMG

*💡 [3D FinFET 제조 집적 시퀀스 및 핀 프로파일 인라인 게이트] Fin CD 6.0±0.5nm, 테이퍼각 88.5°±0.5°, DIBL < 45mV/V 인라인 품질 보증 폐루프*

5. FinFET 4대 물리적·공정적 결함 및 첨단 해결 트리

💡 [FinFET 4대 물리적·공정적 결함 및 첨단 해결 트리] 핀 폭 양자화 · 핀 상단 코너 전계 집중 · 고종횡비 핀 붕괴 · 소자 자체 발열(SHE) 극복 트리

*💡 [FinFET 4대 물리적·공정적 결함 및 첨단 해결 트리] GAA 가변 나노시트 전환, H2 고온 코너 라운딩, 초임계 CO2 건조, SiGe 에피 방열 및 BSPDN 해결 트리*

🔍 왜 필요한가? — 평면 스케일링의 종말과 핀의 구원

1. 20nm 평면의 벽: 닫히지 않는 문

28nm에서 20nm로 게이트 길이가 줄어들자, 평면 구조에서는 드레인 공핍층이 소스 전위 장벽을 강제로 끌어내리는 DIBL 현상이 극에 달했습니다.

서브스레시홀드 스윙(S)이 100~ 120 mV/dec까지 치솟아, 문턱전압(Vth)을 0.3 V 이하로 내릴 수 없었고, 동작 전압(Vdd)을 낮추지 못해 전력 소비가 폭발했습니다.

아무리 고유전율 절연막(HKMG)을 넣고 채널에 도핑을 쏟아부어도, 게이트가 위에서만 누르는 평면 1면 구조의 물리적 한계를 극복할 수 없었습니다.

2. FinFET의 3차원 혁명

실리콘 채널을 수직으로 얇게 뽑아 올려 게이트를 3면으로 둘러쌈으로써:

1. 정전기적 통제력(Electrostatic Control)의 극대화: 드레인 전계가 채널 중심부에 침투하지 못하도록 양옆에서 게이트 전계가 차단하여 DIBL을 40~ 60 mV/V 수준으로 반토막 냄. 2. 유효 채널 폭(Weff)의 3차원 확장: 기판의 좁은 평면 풋프린트 안에서 지느러미 높이(Hfin)를 수직으로 높여 유효 채널 폭을 2배 이상 확보, 동일 면적당 구동 전류(Ion) 2배 급증. 3. 무도핑 완전공핍(Fully Depleted) 채널: 채널 폭이 워낙 얇아(Wfin < 10 nm) 불순물 도핑 없이도 채널 전체가 완전히 공핍됨. 도펀트 이온화 불순물 산란이 사라져 이동도가 회복되고, 랜덤 도펀트 요동(RDF)이 원천 박멸되어 SRAM 동작 마진 대폭 개선.

📐 이론을 지탱하는 3대 수식과 직관적 물리

3D FinFET은 입체적 채널 면적 확장, 3면 정전 차폐, 그리고 나노 핀 양자 구속 효과가 결합된 3차원 혁명이다.

[수식 1] FinFET 유효 채널 폭 방정식 (Effective Channel Width)

기판 평면을 파고들어 돌출된 3D 핀(Fin) 형상이 제공하는 총 유효 채널 너비:

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📐 Weff = N_fin × (2 Hfin + Wfin)

Hfin: 핀의 수직 높이 (45~ 60 nm), Wfin: 핀의 상단 두께 (5~ 7 nm)

평면 트랜지스터 대비 평면 면적을 전혀 넓히지 않고도 핀 높이 Hfin를 높여 구동 전류(Ion)를 3배 이상 폭증시킴

직관적 비유 (단층 상가 vs 3면 개방형 복층 빌딩):

똑같은 땅뙈기 위에 단층 건물(평면 트랜지스터)을 지으면 입구가 하나뿐이지만, 3면이 유리창으로 트인 고층 빌딩(FinFET)을 세우면 손님(전류)이 앞, 뒤, 위 3면으로 동시에 쏟아져 들어옵니다.

[수식 2] 3D 핀 자연 스케일링 차폐 길이 (Fin Natural Scaling Length)

FinFET에서 양옆 게이트가 채널 중앙부의 전위를 장악하여 단채널 효과를 차단하는 기준 길이:

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📐 λ_Fin = √[ (ε_si / (2 · ε_ox)) · Wfin · tox ]

게이트가 양쪽에서 협공하므로 분모에 2가 들어가, 평면 구조 대비 스케일링 차폐 길이 λ가 √(2)배(약 30%) 단축되어 10nm 이하 게이트 길이 제어 가능

직관적 비유 (양손으로 쥐어짜는 물총):

한 손으로 누르면(평면 게이트) 틈새로 물이 새지만, 양손으로 파이프 양쪽을 꽉 쥐어짜면(양면 핀 게이트) 누설 전류가 지나갈 틈이 완벽히 차단됩니다.

[수식 3] 나노 핀 양자 감금 에너지 시프트 (Quantum Confinement)

핀 두께 Wfin가 전자의 드브로이 파장 수준(≤ 5 nm)으로 얇아질 때 발생하는 양자 역학적 서브밴드 분립:

💡

📐 **ΔE_n = (n² · h²) / (8 · m* · Wfin²)**

핀 폭이 5 nm 이하로 줄어들면 전도대 바닥 에너지가 위로 들려 실효 밴드갭이 증가하고, 문턱전압 Vth가 설계치보다 수십 mV 이상 강제 상승하는 양자 한계 봉착

직관적 비유 (바이올린 줄의 고음 진동):

바이올린 줄의 길이(핀 폭)를 짧게 잡을수록 튕겼을 때 고주파 고음(높은 양자 에너지 준위)이 울려 퍼지듯, 핀을 너무 얇게 깎으면 전자가 차지할 수 있는 기본 에너지 준위가 강제로 솟구쳐 오릅니다.

⚙️ 심층 수학적 정식화 및 양자 구속 물리

1. 유효 채널 폭 (Weff) 공식

FinFET의 실효 도통 폭은 핀의 양 측벽과 상단 평면의 합으로 계산됩니다:

💡

📐 Weff = N_fin × (2 Hfin + Wfin)

핀의 상단 모서리를 라운딩(Corner Rounding) 산화 처리한 선단 공정에서는 상단 평면 기여도가 줄어들어:

💡

📐 Weff ≈ N_fin × 2 Hfin

예: Hfin = 55 nm, Wfin = 6 nm일 때, 1개 핀의 유효 폭은 Weff ≈ 116 nm에 달하여 평면 대비 풋프린트 면적 효율이 2.5배 이상 높습니다.

2. FinFET의 자연 스케일링 길이 (Natural Scaling Length: λ_fin)

더블 게이트 및 FinFET 구조에서 단채널 효과를 억제하는 고유 길이:

💡

📐 λ_fin = √[ (ε_si / (2 · ε_ox)) · Wfin · tox ]

단채널 효과(DIBL, Vth 롤오프)를 완벽히 억제하기 위한 설계 제약 조건:

💡

📐 Lg ≥ 3 ~ 4 · λ_fin ⇒ Wfin ≤ Lg / 2

게이트 길이가 Lg ≈ 14 nm인 5nm 노드에서는 핀 폭이 반드시 Wfin ≤ 7 nm로 얇아야만 소자가 정상적으로 꺼집니다.

3. 양자 구속 효과 (Quantum Confinement)와 Vth 시프트

핀 폭(Wfin)이 전자의 드브로이 파장 수준인 5~ 7 nm 이하로 좁아지면, 횡방향 전자의 파동함수가 1차원 양자 우물(Quantum Well)에 갇히게 됩니다:

💡

📐 **E_n = (ħ² · π² · n²) / (2 · m* · Wfin²) (n = 1, 2, ...)**

기저 상태 에너지 준위(E₁)가 상승하여 전도대 바닥(Ec)이 위로 밀려 올라가는 유효 밴드갭 확장(Δ Eg) 현상이 발생합니다:

💡

📐 **ΔVth ≈ ΔE₁ / q = (ħ² · π²) / (2 · q · m* · Wfin²) ∝ 1 / Wfin²**

실전 팹의 충격: 핀 폭이 6 nm → 4.5 nm로 단 1.5 nm만 줄어들어도 문턱전압(Vth)이 40~ 60 mV 상승합니다. 즉, 핀 선폭 거칠기(LWR)가 단순한 기하학적 오차를 넘어 심각한 전기적 문턱전압 산포(σ_Vth)를 유발합니다.

4. 핀 모세관 붕괴력 (Capillary Collapse Force)

습식 세정 후 건조 과정에서 인접한 핀 사이에 갇힌 린스 액체의 표면장력에 의해 핀이 휘어 달라붙는 현상:

💡

📐 σ_cap = (2 · γ · cosθ) / d_spacing

종횡비 AR = Hfin/Wfin > 8:1인 핀은 이 모세관 압력을 이기지 못하고 쓰러지며 수율 0% 참사를 부르므로, 초임계 이산화탄소(scCO₂) 무표면장력 건조가 강제됩니다.

⚙️ 팹 단위에서 FinFET을 제조하는 실제 나노 공정

공정 엔지니어링	FinFET 물리적 작용 메커니즘	팹 투입 장비 및 공정 파라미터
SAQP 쿼드러플 패터닝 (Self-Aligned Quadruple Patterning)	DUV 노광 1회로 스페이서를 2번 접어 피치를 1/4로 축소, 24~ 28 nm 핀 피치 형성	ASML ArFi / TEL CLEAN TRACK. 코어 SiN 증착, ALD 산화막 스페이서 적층 후 코어 에치백 반복
고종횡비 핀 식각 (HARC Fin Etch)	수직도 89.5^°, 깊이 100 nm, 선폭 6 nm의 무결점 실리콘 지느러미 수직 식각	Lam Research Kiyo / TEL Tactras ICP. Cl₂/HBr/O₂ 가스 기반 원자층 정밀 이방성 식각
선택적 SiGe 임베디드 소스/드레인 (eSiGe)	pMOS 핀 양옆을 다이아몬드 형태로 파내고 Ge 40% 함유 SiGe를 성장시켜 채널에 1.5 GPa 압축 응력 인가	ASM Intrepid / AMAT Centura 에피. 650^°C 저온 RPCVD, 인시튜(In-situ) 붕소 도핑 (>10²⁰ cm⁻³)
RMG (Replacement Metal Gate) 게이트 매립	더미 폴리 제거 후 15 nm 좁은 공간에 ALD HfO₂ 및 다층 일함수 금속(TiN/TiAlC) 무보이드 매립	ASM Pulsar ALD / AMAT Endura. 원자층 피복성 100% 보장, n/p 다중 Vth 튜닝

⚠️ 나노 한계 결함 및 현장 해결책

1. 폭 양자화 (Width Quantization)의 설계 감옥:

평면 소자에서는 설계자가 필요에 따라 트랜지스터 폭을 W = 100 nm, 125 nm, 150 nm 등으로 연속 조절할 수 있었습니다.

그러나 FinFET에서는 채널 폭이 오직 핀 개수(N_fin = 1, 2, 3)라는 불연속적인 정수 단위로만 결정됩니다.

특히 SRAM 셀 설계 시 풀다운(PD)과 패스게이트(PG) 트랜지스터의 구동 전류 비(β = I_PD/I_PG)를 정밀하게 맞출 수 없어, 초미세 노드에서 SRAM 비트셀 면적 축소가 완전히 멈추는 비극을 낳았습니다. (GAA 나노시트의 시트 폭 Wns 가변 기술로 해결).

2. 서브핀(Sub-Fin) 바닥 누설 전류:

핀의 상단 3면은 게이트가 감싸고 있지만, 핀의 바닥 뿌리 부분은 실리콘 기판 벌크와 연결되어 있어 게이트의 전기장이 미치지 못합니다.

드레인 전압이 가해지면 핀 바닥 깊숙한 곳을 통해 소스-드레인 간 펀치스루 전류가 흘러 Ioff가 치솟습니다.

해결책: 핀 하부에 고에너지 붕소 이온주입으로 펀치스탑(Punch-Through Stopper, PTS) 도핑 층을 형성하거나, 후속 GAA에서 바닥 유전체 격리(BDI: Bottom Dielectric Isolation)를 시공하여 채널과 기판을 물리적으로 절단.

📊 세대별 FinFET 기술 진화 및 스펙 비교

구분	1세대: 14nm/16nm FinFET	2세대: 7nm/5nm FinFET	3세대: 3nm FinFET (최종 진화)	차세대: 2nm GAA Nanosheet
양산 도입 연도	2014~2015년	2018~2020년	2022~2023년	2024~2025년
대표 양산 파운드리	인텔 14nm, TSMC 16FF, 삼성 14LPE	TSMC N7/N5, 삼성 7LPP/5LPE	TSMC N3B/N3E, 삼성 4LPP	TSMC N2, 삼성 SF2, 인텔 18A
핀 폭 (Wfin)	8~ 10 nm	6~ 7 nm	5~ 6 nm (물리적 한계)	시트 두께: 5 nm, 폭: 15~ 50 nm
핀 높이 (Hfin)	35~ 42 nm	50~ 55 nm	55~ 65 nm (초고종횡비)	3~4층 나노시트 적층
핀 피치 (Fin Pitch)	42~ 48 nm	27~ 30 nm	21~ 24 nm	나노시트 간격: 8~ 10 nm
DIBL 성능	50~ 70 mV/V	60~ 80 mV/V	75~ 95 mV/V (열화 시작)	30~ 45 mV/V (완벽 봉쇄)
서브스레시홀드 스윙 (S)	68~ 74 mV/dec	72~ 78 mV/dec	78~ 85 mV/dec	64~ 68 mV/dec
패터닝 기술	193i + SADP	193i SAQP + 초기 EUV 컷	단일 노광 High-Dose EUV	EUV 단일 노광 + 원자층 식각

🏢 글로벌 반도체 3사의 FinFET 헤게모니 전쟁

인텔 (Intel): 2011년 22nm Tri-Gate로 인류 최초로 3D FinFET 시대를 개막하며 경쟁사들을 3년 이상 기술적으로 압도. 그러나 10nm 공정 지연으로 위기를 맞았으며, Intel 3 노드까지 FinFET을 활용한 뒤 18A RibbonFET으로 대반격을 전개 중.

TSMC: 16nm부터 10nm, 7nm, 5nm, 그리고 3nm(N3B/N3E/N3P)에 이르기까지 FinFET 구조를 극한의 끝까지 밀어붙여 세계 최고 수율과 고객 점유율을 달성. 애플의 모든 플래그십 칩을 독점하며 FinFET 역사상 가장 거대한 상업적 성공을 완성.

삼성전자 파운드리: 14nm FinFET을 선제 도입하여 모바일 AP 시장에서 성과를 거두었으며, 4nm 공정을 고도화하여 가성비와 수율을 확보한 후, 업계 최초로 3nm에서 GAA(MBCFET)로 조기 전환하며 차세대 소자 주도권을 선점.

💡 한 줄 요약: 엔지니어링 핵심 고정

3D FinFET은 실리콘 채널을 수직으로 세워 게이트로 3면을 감싸 쥠으로써 20nm 평면의 단채널 재앙을 극복하고 무어의 법칙을 10년간 연장한 반도체 역사상 가장 위대한 3차원 혁신이었으며, 그 한계에서 터져 나온 양자 구속과 폭 양자화의 벽이 4면 완전 포위 GAA 시대를 열어젖혔습니다.

🔗 관련 링크

핸드북 전체 목차 (MOC)

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다음: 3.2 GAA Nanosheet / MBCFET 4면 게이트 포위

선단 공정: 3.3 GAA 이너 스페이서 및 나노시트 릴리즈

공학 정본 원문: 3.1 3D FinFET 구조 및 양자 구속

정본: vol3_1_finfet_quantum.md

연계 실시간 산업 동향

총 6건

※ 해당 개념의 24시간 내 직접 속보가 없어 반도체 공학 편 대표 실시간 공급망 뉴스를 연동합니다.

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SK하이닉스, 세계 최초 16단 HBM4 양산 출하 개시… TSMC CoWoS-L 공정 직결

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ASML, 차세대 0.55 High-NA EUV 노광기 'EXE:5200' 2026 출하 가속… 인텔·TSMC 14A 도입 경쟁

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