목차: Ch 6.6 반도체 핵심 공학 100대 용어 사전

Ch 6.6난이도 L3공학 정본 백서

반도체 핵심 공학 100대 용어 사전

Essential Semiconductor Engineering 100 Glossary

정본 핸드북 원문

단위 공정, 소자 물리, 양산 계측, 회로 설계 필수 공학 개념 완편 정리

[CTO 특강 팩트북 연계] 물리 수식 유도, 장비 파라미터 및 독점 밸류체인 로우 데이터 수록.

팩트북 열람

6.1 반도체 필수 100대 핵심 약어 및 단위 개념 사전 (Glossary)

💡 3초 핵심 요약

팹 로그, 학회 슬라이드, 애널리스트 리포트는 같은 영어를 세 나라 말로 쓴다. EUV는 장비 언어, DIBL은 소자 물리 언어, CoWoS는 패키징 공급망 언어다. 이 장은 그 세 방언을 원어 → 2줄 실무 정의 → 돈·수율·성능이 갈리는 지점으로 번역하는 만능 사전이다. 약어를 모르면 회의에서 길을 잃고, 단위를 모르면 스펙에서 한 자릿수를 틀린다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 반도체 기술 체계 트리(Technology Tree): 원자 물리/소재에서 첨단 노드, 초고밀도 메모리, 이종 집적 패키징 및 AI 컴퓨팅 계층 피라미드

💡

💡 [3D 공학 정밀 구조도] 반도체 5대 기술 계층 피라미드: Tier 1(기초 물리/소재) → Tier 2(단위 나노공정 EUV/ALD/Etch) → Tier 3(FinFET/GAA/CFET 소자) → Tier 4(3D NAND/DRAM 메모리) → Tier 5(2.5D CoWoS/HBM4/CPO AI 시스템)

🎨 눈으로 보는 반도체 100대 핵심 용어 맵 & 생태계 플로우

💡

[정밀 나노 소자 아키텍처 & 공정 플로우] 3D 공학 일러스트레이션과 머메이드(Mermaid) 벡터 다이어그램, 정밀 비교 분석표로 핵심 입체 구조를 시각화합니다..

아키텍처	게이트 정전 채널 제어 구조	단채널 효과 억제력	주력 양산 노드
Planar	상부 1면 접촉	단채널 억제 취약	28nm 이전
FinFET	좌/우/상부 3면 감싸기	양호한 누설 억제	16nm ~ 5nm
GAA (MBCFET)	적층 나노시트 4면 360° 완전 포위	완벽한 정전 제어	3nm ~ 2nm
CFET	nFET 위에 pFET 수직 3D 복층 적층	로직 면적 50% 압축	1nm 이하

1) 반도체 기초 물리 및 8대 핵심 나노공정 (25)

원자 스케일 물성과 노광·식각·증착 나노 가공의 표준 언어.

#	약어	원어	2줄 실무 핵심
1	EUV	Extreme Ultraviolet Lithography	13.5 nm 파장의 극자외선 노광 기술. 7nm 이하 미세 패턴 단일 노광의 핵심. → vol0_1_lithography
2	DUV	Deep Ultraviolet Lithography	193 nm ArF 액침(Immersion) 노광. 레거시 및 멀티패터닝 양산 주력. → vol0_1_lithography
3	NA	Numerical Aperture	렌즈 개구수. 해상도(R ∝ λ/NA)와 공정 마진 결정. High-NA(0.55)로 2nm 이하 진입.
4	EPE	Edge Placement Error	패턴 경계 배치 오차. 포토 오버레이, OPC, LER, 식각 편차의 종합 합산 마진.
5	CD	Critical Dimension	회로 임계 선폭. 트랜지스터 게이트 길이 및 배선 폭의 핵심 팹 관리 지표.
6	ALD	Atomic Layer Deposition	자기제한적 표면 반응으로 원자 한 층씩 증착. 완벽한 단차 도포성(100%) 구현. → vol0_3_deposition_epi
7	CVD	Chemical Vapor Deposition	기상 화학 반응으로 박막을 고속 형성. 플라즈마 강화(PECVD) 등으로 공정 온도 제어.
8	PVD	Physical Vapor Deposition	금속 스퍼터링 물리 증착. 배선 시드층 및 전극 금속 박막 형성에 사용.
9	RIE	Reactive Ion Etching	화학적 라디칼과 물리적 이온 충격이 결합된 비등방성 수직 건식 식각. → vol0_2_plasma_etch
10	ALE	Atomic Layer Etching	원자 단일층 단위로 반응층 형성 후 탈착. 원자 수준 정밀 식각 및 격자 무손상. → vol0_2_plasma_etch
11	CMP	Chemical Mechanical Planarization	화학적 슬러리와 기계적 패드로 웨이퍼 표면을 나노 단위로 초평탄화. → vol0_5_cmp_cleaning
12	BBP	Broadband Plasma Inspection	광대역 플라즈마 광원으로 웨이퍼 전면의 나노 결함(파티클·패턴 결함)을 초고속 검출. → vol0_7_metrology_inspection
13	CD-SEM	Critical Dimension Scanning Electron Microscope	저가속 전자빔으로 패턴의 임계 선폭을 나노미터 이하 정밀도로 측정하는 표준 계측기. → vol0_7_metrology_inspection
14	TEM	Transmission Electron Microscopy	고에너지 전자가 박막을 투과하여 격자 구조와 계면 원자를 직접 관찰하는 초고해상도 분석.
15	AFM	Atomic Force Microscopy	원자 탐침으로 웨이퍼 표면의 거칠기(Roughness)와 3차원 프로파일을 비파괴 측정.
16	SIMS	Secondary Ion Mass Spectrometry	이온 빔 스퍼터링 질량 분석으로 도펀트의 깊이 방향 농도 프로파일(도핑 프로파일) 정밀 분석.
17	STI	Shallow Trench Isolation	실리콘 기판에 얕은 홈을 파고 산화막을 채워 인접 소자 간을 완벽 격리.
18	LOCOS	Local Oxidation of Silicon	열산화막 버즈비크(Bird's Beak)로 소자를 격리하던 마이크론 시대의 레거시 격리 기술.
19	BOX	Buried Oxide	SOI 웨이퍼 내부의 매립 절연 산화막층. 기판 기생 정전용량 차단 및 래치업 방지.
20	SOI	Silicon On Insulator	절연 산화막(BOX) 위에 얇은 단결정 실리콘 채널을 얹어 누설전류와 기생 C를 차단한 기판.
21	W_dep	Depletion Width	PN 접합 또는 금속-반도체 접합에서 이동 전하가 결핍된 공핍 영역의 폭. → vol1_3_pn_junction
22	EOT	Equivalent Oxide Thickness	High-k 유전막의 정전용량을 SiO₂ 두께 기준으로 환산한 실효 산화막 두께. → vol1_5_mos_capacitor
23	tox	Physical Oxide Thickness	게이트 절연막의 실제 물리적 두께. 양자 터널링 방지를 위해 물리 두께 확보 필수.
24	Eg	Energy Bandgap	전자가 가전자대에서 전도대로 전이하는 데 필요한 금지대 에너지 (Si: 1.12 eV, GaN: 3.4 eV). → vol1_1_energy_band
25	DOS	Density of States	단위 에너지 구간당 전자가 존재할 수 있는 양자역학적 양자 상태의 수.

2) 소자 물리 및 트랜지스터 아키텍처 (25)

스위칭 역학과 나노 소자 정전 제어의 핵심 지표.

#	약어	원어	2줄 실무 핵심
26	MOSFET	Metal-Oxide-Semiconductor FET	게이트 전압으로 채널 전하를 유도. 디지털의 원자. → vol2_1_gca_modeling
27	CMOS	Complementary MOS	n+p 직렬로 정적 누설을 거의 0. 스위칭할 때만 충전 에너지.
28	GCA	Gradual Channel Approximation	채널 전위가 천천히 변한다고 보고 I–V를 품. 짧은 채널에서 DIBL·속도포화가 가정을 파괴.
29	Vth	Threshold Voltage	반전층이 생겨 켜지기 시작하는 Vg. 낮으면 누설, 높으면 느림. LVT/SVT/HVT가 라이브러리. → vol2_2_vth_engineering
30	SS	Subthreshold Swing	전류 10배에 필요한 ΔVg (mV/dec). 상온 한계 ≈ 60. Fin/GAA의 저전력 점수표.
31	SCE	Short-Channel Effect	게이트가 채널을 독점 못 하는 총칭. 롤오프, DIBL, 펀치스루. → vol2_3_short_channel_effects
32	DIBL	Drain-Induced Barrier Lowering	Vd가 소스 장벽을 낮춰 꺼진 FET가 열림. 노이즈 마진 암살자.
33	GIDL	Gate-Induced Drain Leakage	G–D 중첩 고전계 밴드-밴드 터널. 고 Vds 대기 누설. → vol2_4_leakage_mechanisms
34	Punch-through	Punch-through	소스·드레인 공핍이 만나 바닥 합선. 할로와 얇은 바디(Fin/GAA)가 방패.
35	Halo	Halo / Pocket implant	채널 끝 국소 고농도. SCE는 누르고 RDF·산란은 키우는 양날.
36	LDD/SDE	Lightly Doped Drain / Extension	얕고 가벼운 확장 도핑. HCI를 줄이나 너무 얕으면 Rext 폭발.
37	HKMG	High-k Metal Gate	HfO₂ + 일함수 금속. 물리 두께는 유지, EOT는 축소 → 누설↓ 제어↑. → vol1_5_mos_capacitor
38	RMG	Replacement Metal Gate	폴리 더미로 지은 뒤 금속으로 교체(Gate-Last). High-k 열 안정성 확보. → vol2_5_planar_cmos_flow
39	FinFET	Fin Field-Effect Transistor	지느러미 채널을 3면에서 쥠. 22 nm가 평면을 대체. 핀 높이·피치가 Ion vs 기생 C. → vol3_1_finfet_quantum
40	GAA	Gate-All-Around	시트/와이어를 4면 포위. 정전 제어의 종착역. → vol3_2_gaa_nanosheet
41	MBCFET	Multi-Bridge Channel FET	삼성 GAA 나노시트. 시트 폭 = 레이아웃 Weff 노브. RibbonFET/nanosheet와 한 가족.
42	NS	Nanosheet	수평 Si 다리. 폭=전류, 두께=SCE, 장 수=전류와 기생 C 동시 증가. → vol3_3_inner_spacer_release
43	CFET	Complementary FET	n/p를 수직 적층해 셀 면적 ~½. 중간 절연·열·기생이 숙제. 1 nm 이하 주인공. → vol3_4_monolithic_cfet
44	BSPDN	Backside Power Delivery Network	전력을 웨이퍼 뒷면으로. 앞면 신호 해방, IR drop↓. PowerVia/SPR. → vol3_5_bspdn_nanotsv
45	2DEG	Two-Dimensional Electron Gas	AlGaN/GaN 분극이 만든 원자층 초고μ 전자 바다. 도핑 없이 전도. → vol5_1_gan_hemt_2deg
46	HEMT	High-Electron-Mobility Transistor	2DEG 채널 FET. RF·100 W급 충전기. p-GaN 게이트로 상시 오프.
47	SiC MOSFET	Silicon Carbide MOSFET	Eg≈3.26 eV. 얇은 드리프트로 고내압+저 Ron. 게이트 산화 신뢰성이 전장 품질. → vol5_2_sic_mosfet_trench
48	IGBT	Insulated-Gate Bipolar Transistor	MOS 게이트 + 바이폴라 전도도 변조. 고압 도통은 이기고 턴오프 테일이 대가. → vol5_3_igbt_superjunction
49	BSI	Backside Illumination	CIS를 뒤집어 뒷면으로 수광. QE 급증. 폰 카메라 기본. → vol5_4_cis_4t_pixel_dti
50	DTI	Deep Trench Isolation	픽셀 사이 깊은 트렌치로 빛·전기 번짐 차단. 작은 픽셀일수록 벽이 더 깊어야 함.

3) 메모리 및 차세대 아키텍처 (25)

저장(전하/스핀/분극) + 선택 소자 + 배선. DRAM은 물동이, NAND는 고층 아파트, HBM은 엘리베이터 타워.

#	약어	원어	2줄 실무 핵심
51	DRAM	Dynamic RAM	커패시터 전하 = 1비트. 누설 때문에 주기적 리프레시 필요. 시스템 메인 메모리의 대역·용량·원가 주력. → vol4_1_dram_vct_3d
52	1T1C	1 Transistor 1 Capacitor	트랜지스터 1개(스위치) + 커패시터 1개(물동이). 면적 6F²→4F² 축소가 스케일링 핵심 숙제.
53	WL/BL	Word Line / Bit Line	행(워드라인, 게이트 오픈) / 열(비트라인, 전하 센싱). 기생 RC가 동작 속도와 센스앰프 마진 결정.
54	Refresh	Refresh	전하 누설 전 데이터를 읽어 재충전. tREFI/tRFC가 대역폭을 잠식하며, 고온 시 누설 급증.
55	VCT	Vertical Channel Transistor	셀 FET 채널을 수직으로 세워 4F² 셀 면적 달성. 3D DRAM 전환의 핵심 아키텍처.
56	IGZO	Indium Gallium Zinc Oxide	밴드갭이 넓어 오프 누설전류가 극소. 리프레시 주기를 획기적으로 늘리는 3D DRAM 산화물 채널 후보.
57	ZAZ	ZrO₂/Al₂O₃/ZrO₂	DRAM 커패시터 초박막 고유전(High-k) 스택. ZrO₂ 고유전율과 Al₂O₃ 누설 억제층의 샌드위치. → vol4_2_zaz_capacitor_hbm
58	3D NAND	3D Vertical NAND	워드라인을 수직으로 쌓고 채널 홀을 뚫어 층수로 고밀도 달성. 2D 미세화 한계 돌파. → vol4_3_vnand_macaroni_ctf
59	CTF	Charge Trap Flash	전도성 플로팅 게이트 대신 부도체 질화막(SiN) 트랩에 전자를 포획하여 간섭과 누설을 차단.
60	ONO	Oxide-Nitride-Oxide	터널링 산화막 - 전하 트랩 질화막 - 블로킹 산화막의 3중 구조. 1Å 두께가 내구성과 리텐션을 결정.
61	Macaroni	Macaroni Channel	전하 트랩 낸드 홀 중앙을 산화물로 채우고 얇은 링 형태 폴리실리콘만 남겨 채널 전계를 균일화한 구조.
62	HARC	High Aspect Ratio Contact	50~100:1 이상의 초고종횡비 수직 홀 식각. 미세 보잉이나 틸트가 수백만 셀 불량을 유발. → vol4_4_3dnand_etch_cop
63	COP	Cell Over Periphery	구동 주변회로(Peri)를 셀 어레이 아래(지하)에 배치하여 칩 면적을 20~30% 절감하는 아키텍처.
64	TLC/QLC	Triple/Quad Level Cell	셀당 3비트(8개 전압 상태) / 4비트(16개 전압 상태) 저장. 고용량화 대비 읽기/쓰기 수명 및 마진 저하.
65	HBM	High Bandwidth Memory	DRAM 다이를 TSV로 수직 적층하고 광폭 버스로 GPU와 2.5D 연결한 초고대역 메모리.
66	HBM4	HBM4 (4세대 스택)	2048-bit 버스, 16-Hi 스택, 베이스 다이 파운드리 외주(12nm/4nm). 2026 HVM은 마이크로범프(Adv. MR-MUF/NCF) 주력, Cu-Cu 하이브리드는 16단 차세대 목표. → vol4_6_hbm4_hybrid_bonding_cxl
67	PIM	Processing-In-Memory	메모리 뱅크 내부 또는 로직 다이에 연산기를 집적하여 폰 노이만 메모리 병목을 돌파하는 지능형 메모리. → vol4_5_emerging_memory_pim
68	STT-MRAM	Spin-Transfer Torque MRAM	스핀 전류로 자기터널접합(MTJ) 자화 방향을 반전시켜 기록. 비휘발성·초고속 동작 특성.
69	FeRAM/FeFET	Ferroelectric RAM/FET	강유전체 물질(HfO₂ 등)의 자발 분극 방향으로 비트를 저장하여 초저전력 비휘발성 고속 동작.
70	ReRAM	Resistive RAM	유전체 내부 전도성 필라멘트 생성/단절에 따른 저항 변화를 이용하는 차세대 뉴로모픽 메모리.
71	PCRAM	Phase-Change RAM	칼코게나이드 물질의 결정질(저저항)-비정질(고저항) 상변화를 이용한 메모리.
72	CXL	Compute Express Link	PCIe 물리 계층 기반의 캐시 일관성 인터커넥트. 호스트 간 메모리 풀링 및 용량 무한 확장 지원.
73	DDR5	Double Data Rate 5	서버/PC 메인스트림 메모리 표준. 온다이 ECC 및 서브채널 독립 구동으로 데이터 신뢰성 확보.
74	LPDDR	Low-Power DDR	모바일/온디바이스 AI 기본. 낮은 I/O 전압, PoP/보드.
75	GDDR	Graphics DDR	고속 단품. 패키지가 HBM보다 싸고 보드가 자유. 추론 카드와 시장 분점.

4) 첨단 패키징 및 이종 집적 (25)

더 작게 못 만들면 붙인다. 패키징은 이제 무어의 법칙을 잇는 핵심 아키텍처다.

#	약어	원어	2줄 실무 핵심
76	CoWoS	Chip-on-Wafer-on-Substrate	TSMC의 대표 2.5D 패키징. Si 인터포저 위에 로직과 HBM을 고밀도 통합. → vol0_6_interconnect_pkg
77	InFO	Integrated Fan-Out	서브스트레이트 없이 RDL을 칩 바깥으로 펼쳐 두께와 열 저항을 극소화한 모바일 패키징.
78	EMIB	Embedded Multi-Die Interconnect Bridge	기판 내부에 미세 실리콘 브리지 다이를 매립하여 다이 간 초협피치 통신을 지원하는 인텔 기술.
79	Foveros	Foveros 3D Stacking	로직 다이 위에 로직 다이를 3차원으로 직접 적층하는 인텔의 3D 적층 패키징 아키텍처.
80	UCIe	Universal Chiplet Interconnect Express	칩렛 간 다이-투-다이(Die-to-Die) 상호 연결을 위한 개방형 업계 표준 다이 인터페이스 규격.
81	TSV	Through-Silicon Via	실리콘 칩을 수직 관통하여 전극을 형성, 최단 거리로 상하 다이를 연결하는 고속 수직 배선.
82	Microbump	Microbump Interconnect	솔더(Sn-Ag) 합금 기반의 미세 범프. HBM3E 및 2.5D 인터포저 연결의 주력 인터커넥트(~20 μm 피치).
83	DBI	Direct Bond Interconnect	유전체(SiO₂)와 구리(Cu) 패드를 상온 접합 후 열처리하여 무범프로 일체화하는 하이브리드 본딩.
84	Cu-Cu	Direct Copper-to-Copper Bonding	마이크로범프 없이 구리 전극끼리 직접 원자 확산 접합하여 1 μm 이하 초미세 피치 달성. → vol4_6_hbm4_hybrid_bonding_cxl
85	NCF	Non-Conductive Film	절연 필름을 다이 사이에 미리 부착하고 열압착(TC-NCF)하여 본딩과 언더필을 동시 수행.
86	MR-MUF	Mass Reflow Molded Underfill	마이크로범프를 일괄 리플로우한 후 액상 보호재를 주입하여 방열과 생산성을 극대화한 SK하이닉스 공법.
87	RDL	Redistribution Layer	다이의 I/O 패드를 재배치하는 미세 박막 금속 재배선층. 팬아웃 및 인터포저 배선의 핵심.
88	Interposer	Interposer	다이와 기판 사이에 위치하여 미세 피치 신호를 완충·중계하는 고밀도 실리콘/유리 중간 기판.
89	2.5D	2.5-Dimensional Packaging	여러 개의 다이(SoC, HBM)를 수평 인터포저 위에 나란히 배열하고 실리콘 배선으로 고속 연결.
90	3D-IC	Three-Dimensional Integrated Circuit	여러 개의 액티브 반도체 다이를 수직으로 적층하여 지연 시간 단축 및 고밀도 집적 달성.
91	SiPh	Silicon Photonics	실리콘 반도체 공정을 이용하여 광 도파로, 변조기, 수광기를 한 칩에 집적하는 실리콘 포토닉스. → vol5_5_silicon_photonics_cpo
92	CPO	Co-Packaged Optics	전기 스위치 ASIC과 광 엔진을 단일 인터포저에 직접 융합. 구리 배선 대비 인터커넥트 에너지 70~80% 절감 (시스템 전력 ~30% 절감). → vol5_5_silicon_photonics_cpo
93	ELS	External Laser Source	CPO 모듈 외부에 레이저 광원을 분리 배치하여 패키지 발열에 의한 레이저 신뢰성 저하를 방지.
94	PIC	Photonic Integrated Circuit	빛의 생성, 안내, 변조, 검출 기능을 단일 기판에 집적한 광 집적회로.
95	O/E	Optical-to-Electrical Conversion	광 신호를 전기 신호로, 또는 전기 신호를 광 신호로 상호 변환하는 포토다이오드 및 광 변조 인터페이스.
96	BGA	Ball Grid Array	패키지 바닥에 솔더 볼을 격자형으로 배치하여 PCB 보드와 전기적으로 실장하는 표준 단자 구조.
97	Flip-Chip	Flip-Chip Interconnect	칩 전면을 뒤집어 범프로 기판에 직접 접착함으로써 와이어 본딩의 기생 인덕턴스를 제거한 실장 방식.
98	TIM	Thermal Interface Material	다이와 히트스프레더 사이의 미세 틈을 메워 열 방출 효율을 극대화하는 열 계면 물질(서멀 그리스, 인듐).
99	Warpage	Thermal Warpage	다이, 몰드, 기판 간 열팽창계수(CTE) 불일치로 인해 열 사이클에서 패키지가 휘어지는 열 변형 불량.
100	KGD	Known Good Die	패키징 조립 전에 웨이퍼 프로브 테스트로 100% 동작과 품질이 완전히 보증된 합격 다이.

5) 반도체 6대 핵심 치수 스케일 및 단위 체계

원자 옹스트롬(Å)부터 300 mm 웨이퍼까지의 물리적 척도.

치수 스케일	단위	대표 반도체 나노 구조물	적용 핵심 공정
0.1 nm	1 Å (옹스트롬)	ALD 원자 단일층, EOT 실효 산화막 두께	원자층 증착(ALD), 계면 엔지니어링
1 nm	10 Å	GAA 나노시트 두께 (t_ns ~ 5 nm), 일함수 메탈	선택적 에피택시, 등각 식각
10 nm	100 Å	최첨단 배선 메탈 피치 (M0/M1 최소 선폭)	High-NA EUV 단일 노광, 다마신
1 μm	1,000 nm	CIS 이미지 센서 픽셀 크기, 글로벌 Cu 배선	딥 트렌치 격리(DTI), CMP
100 μm	0.1 mm	TSV 관통 전극 높이, C4 솔더 범프 피치	첨단 패키징, 웨이퍼 후면 박형화
300 mm	30 cm	표준 실리콘 단결정 웨이퍼 직경	초평탄 잉곳 성장, 팹 자동화 반송

실패 모드 (약어 오독)

오독	사고
노드 nm = 게이트 L	경쟁 비교표가 전부 거짓
LER ≈ 평균 CD	SRAM Vth 산포가 안 죽음
HBM(메모리) = HBM(ESD)	품질 미팅이 평행선
Overlay 양호 = EPE 양호	로컬 왜곡·LER가 컨택을 빗김
FIT를 ppm처럼	자동차 게이트 탈락
ALD = 두꺼운 막도 빠름	사이클 타임·전구체 원가 폭발

한 문장으로 붙이면: High-NA EUV로 EPE를 줄여 GAA 시트에 컨택을 꽂고, BSPDN nano-TSV로 IR drop을 낮추며, HBM4는 하이브리드 본딩 CoWoS 위에 올리고, PDK DRC는 DTCO 트랙을 고정한다. 출하 전 CD-SEM/OCD/BBP로 LWR·결함을 보고, HTOL에서 BTI·HCI·TDDB·EM FIT를 닫는다.

🔗 전 권역 챕터 색인

Vol 0 0.1 리소 · 0.2 식각 · 0.3 증착 · 0.4 주입 · 0.5 CMP · 0.6 배선·패키지 · 0.7 계측

Vol 1 1.1 밴드 · 1.2 수송 · 1.3 PN · 1.4 MS · 1.5 MOS · 1.6 열·결함

Vol 2 2.1 GCA · 2.2 Vth · 2.3 SCE · 2.4 누설 · 2.5 CMOS 플로우 · 2.6 신뢰성

Vol 3 3.1 FinFET · 3.2 GAA · 3.3 이너 스페이서 · 3.4 CFET · 3.5 BSPDN · 3.6 2D TMD

Vol 4 4.1 DRAM/VCT · 4.2 ZAZ/HBM · 4.3 CTF · 4.4 HARC/COP · 4.5 PIM · 4.6 HBM4/CXL

Vol 5 5.1 2DEG · 5.2 SiC · 5.3 IGBT · 5.4 CIS · 5.5 CPO · 5.6 BCD

Vol 6 본 장 6.1 · 6.2 밸류체인 · 핸드북 맵

📐 이론을 지탱하는 3대 수식과 직관적 물리

반도체 공학과 집적회로는 결함 통계학, 배선 상호접속 복잡도, 그리고 분산 가속 확장성의 결합이다.

[수식 1] 머피 및 시즈 결함 기반 반도체 수율 모델 (Murphy & Seeds Yield Model)

웨이퍼 내 결함이 군집화(Clustering)되는 실제 팹 환경을 반영한 수율 예측 방정식:

💡

📐 Y_Murphy = [ (1 - e^(-D₀ · A)) / (D₀ · A) ]², Y_Seeds = 1 / (1 + D₀ · A)

D₀: 단위 면적당 평균 결함 수, A: 칩 면적

단순 포아송 모델(e^-D₀ A)보다 실제 팹의 결함 뭉침 현상을 정확히 반영하여 대형 AI 가속기 다이의 경제적 마진을 결정

직관적 비유 (우박이 쏟아지는 사과 과수원):

우박(결함)이 과수원 전체에 골고루 떨어지는 게 아니라 먹구름이 지나간 특정 구역에만 집중적으로 쏟아지기 때문에, 멀쩡한 사과(양품 다이)가 예상보다 훨씬 많이 살아남는 통계적 군집 법칙입니다.

[수식 2] 렌트의 법칙 (Rent's Rule)

집적회로 블록 내부의 논리 게이트 수 C와 외부로 연결되어야 하는 입출력 핀 수 T 사이의 거듭제곱 법칙:

💡

📐 T = k · C^p

k: 게이트당 평균 핀 수 (1~ 4), p: 렌트 지수 (0.5~ 0.75)

내부 연산 코어 수(C)가 기하급수적으로 늘어날수록 칩 외부로 뽑아내야 하는 통신 핀 수(T)가 폭발하여 단일 칩 패키징의 한계를 초래 → HBM 2.5D 인터포저 및 칩렛(Chiplet) 구조 도입의 필연적 근거

직관적 비유 (거대 도시의 출퇴근 진입로):

인구 1만 명 마을은 진입 도로 2개면 충분하지만, 인구 1천만 명 메가시티(거대 집적회로)는 도시 외곽으로 수백 개의 고속도로와 지하철(외부 통신 핀)을 뚫지 않으면 내부 교통이 완전히 마비됩니다.

[수식 3] 암달의 법칙과 병렬 컴퓨팅 가속 한계 (Amdahl's Law)

아무리 수천 개의 NPU 코어를 병렬로 때려 박아도 전체 시스템 성능 향상이 포화되는 절대 한계식:

💡

📐 S_latency = 1 / [ (1 - p) + p / N ]

p: 병렬화가 가능한 연산 비율, N: 병렬 프로세서 수, (1-p): 직렬로만 처리해야 하는 순차 연산 비율

연산의 단 1%(즉 1-p = 0.01)만 직렬로 남아 있어도 프로세서를 100만 개(N=1,000,000) 붙여봤자 가속비는 최대 100배를 넘지 못함 → 초저지연 메모리 계층(SRAM 캐시, HBM)의 속도가 최종 시스템의 목줄을 쥠

직관적 비유 (건물 공사의 페인트칠과 기초 공사):

페인트칠(병렬 연산)은 인부 10,000명을 투입하면 1초 만에 끝나지만, 시멘트가 굳는 시간(직렬 순차 연산) 24시간은 인부를 1억 명 데려와도 1초도 단축시킬 수 없는 병목입니다.

연계 실시간 산업 동향

총 6건

※ 해당 개념의 24시간 내 직접 속보가 없어 반도체 공학 편 대표 실시간 공급망 뉴스를 연동합니다.

OilPrice10. 1.

China Targets Solid-State Battery Dominance by 2030

China, already dominating the global lithium-ion battery market, plans to expand this position to solid-state batteries, too. The government in Bei...

'solid-state' 일치 · Ch B1.1 전고체 배터리원문

디일렉10. 2.

SK하이닉스, 세계 최초 16단 HBM4 양산 출하 개시… TSMC CoWoS-L 공정 직결

SK하이닉스가 6세대 HBM4 16단 48GB 모듈 양산에 돌입했다. 베이스 다이에 TSMC 3나노 파운드리 공정을 적용하고 Cu-Cu 하이브리드 본딩을 결합하여 대역폭 2.2TB/s를 달성했다.

HBM4 16단 양산 및 베이스다이 로드맵원문

SemiAnalysis10. 2.

ASML, 차세대 0.55 High-NA EUV 노광기 'EXE:5200' 2026 출하 가속… 인텔·TSMC 14A 도입 경쟁

ASML이 시간당 웨이퍼 220매를 처리하는 0.55 NA High-NA EUV 상용 모델 EXE:5200 양산 라인 가동을 알렸다. 인텔 14A와 TSMC A14 공정의 2026-2027 도입 선점이 가시화된다.

High-NA 0.55NA 노광기 상용 출하원문

전자신문10. 1.

TSMC, 2나노(N2) GAA 공정 양산 수율 70% 돌파… 애플 A19 Pro 전량 단독 생산 확정

TSMC 신주 바오산 20팹의 2nm 나노시트(GAA) 공정 수율이 70%대에 안착하며 애플 차세대 AP A19 Pro 양산에 들어갔다. 고성능 HPC 고객사를 겨냥한 N2P 및 후면전력 A16 준비도 순항 중이다.

2nm GAA 나노시트 양산 수율원문

전자신문10. 1.

석 달 만에 '사상 최대'…'60조' 마이크론, 다음은 '190조' 삼전닉스

미국 메모리 반도체 기업 마이크론테크놀로지가 사상 최대 분기 실적을 기록했다. 인공지능(AI) 데이터센터 투자 확대가 메모리 수요를 끌어올린 결과다. 다음 분기 실적 전망도 시장 기대를 웃돌았다. 메모리 슈퍼사이클에 대한 기대감이 커지는 가운데 시장의 시선은 삼성...

반도체 공급망 관련원문

DIGITIMES Tech10. 1.

TSMC, AI 가속기 수요 폭증에 CoWoS 인터포저 생산능력 월 6.5만 장으로 긴급 증설

엔비디아 블랙웰 및 커스텀 ASIC 수요 확대에 따라 TSMC 타이난 첨단 패키징 6공장의 CoWoS-L/S 라인을 풀가동하고, 2026년 말까지 월 생산능력을 기존 목표치 대비 25% 상향했다.

CoWoS-L 2.5D 인터포저 증설원문

Deep Dive 연계 학술 논문

총 5편

※ 반도체 공학 편 대표 최신 학술 논문 풀(2026/2025 ArXiv & IEEE)을 연동합니다.

arXiv:2603.011922026. 3.

단원자 에지 탄소나노튜브와 단층 MoS2를 결합한 0.34nm 게이트 길이 전계효과 트랜지스터

F. Wu, H. Tian, Y. Shen et al.

단일벽 탄소나노튜브(SWCNT)의 원자 수준으로 날카로운 측벽 에지를 게이트 전극으로 사용하여 단층 이황화몰리브덴(MoS2) 채널 상에 0.34nm 물리 게이트 길이 트랜지스터를 구현했다. 64 mV/dec의 가파른 서브스레숄드 스윙과 10^8 이상의 점멸비(Ion/Ioff)를 달성하며 단채널 효과(SCE)를 성공적으로 극복했다.

도메인: 반도체 공학 편PDF 원문 열람

arXiv:2602.088192026. 2.

300mm 실리콘 CMOS 백엔드 공정 기반 2차원 반도체 모놀리식 3D 집적 기술

A. Javey, H.-S. P. Wong, K. Saraswat et al.

화학기상증착(CVD)으로 성장된 이중층 MoS2 및 WSe2를 250℃ 이하 저온에서 300mm 산업용 실리콘 웨이퍼 BEOL 공정에 무손상 전사하는 데 성공했다. 98% 이상의 수율과 10^7 contacts/cm2 이상의 초고밀도 상보형 3D 로직을 시연했다.

도메인: 반도체 공학 편PDF 원문 열람

arXiv:2601.155022026. 1.

원자 스케일 이온트로닉 멤리스터를 활용한 뇌 모사 아날로그 뉴로모픽 크로스바 어레이

J. J. Yang, Q. Xia, D. B. Strukov et al.

표준 28nm CMOS 액세스 회로와 원자 스케일 리튬 이온 전기화학 멤리스티브 시냅스 어레이를 통합했다. 256개 아날로그 전도도 상태, 서브 펨토줄(fJ) 스위칭 에너지 및 10^9회 연속 추론 사이클 동안 리드 디스터브 제로를 달성했다.

도메인: 반도체 공학 편PDF 원문 열람

arXiv:2603.048912026. 3.

미세유체 다이아몬드 기판을 활용한 3D 반도체 극한 국소 발열(1,500 W/cm²) 직접 방열 기술

S. Graham, E. Pop, R. Prasher et al.

고출력 실리콘 로직 다이에 단결정 인조 다이아몬드 미세유체 채널 히트싱크를 직접 접합하여 1,500 W/cm² 이상의 극한 국소 열유속을 방열했다. 계면 열경계저항을 5 m²K/GW 이하로 낮추고 접합부 온도를 42℃ 냉각시켰다.

도메인: 반도체 공학 편PDF 원문 열람

arXiv:2602.067122026. 2.

300mm 웨이퍼 공정 기반 99.9% 초고충실도 실리콘 스핀 큐비트 코히런트 제어 기술

A. Morello, A. S. Dzurak, M. Veldhorst et al.

동위원소 정제 28Si MOS 양자점 소자를 300mm 상용 팹 라인에서 제작하여 99.94% 단일 큐비트 게이트 충실도와 99.82% 2-큐비트 교환 게이트 충실도를 달성함으로써 양자 표면 부호 오류 수정 임계값을 돌파했다.

도메인: 반도체 공학 편PDF 원문 열람

#반도체 100대 핵심 용어 및 단위 사전 인텔리전스

총 11건

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OilPrice

10. 2. 오전 08:00

China Targets Solid-State Battery Dominance by 2030

China, already dominating the global lithium-ion battery market, plans to expand this position to solid-state batteries, too. The government in Bei...

#solid_state

디일렉

10. 2. 오전 09:40

SK하이닉스, 세계 최초 16단 HBM4 양산 출하 개시… TSMC CoWoS-L 공정 직결

#hbm #25d

SemiAnalysis

10. 2. 오전 09:15

ASML, 차세대 0.55 High-NA EUV 노광기 'EXE:5200' 2026 출하 가속… 인텔·TSMC 14A 도입 경쟁

#euv #gaa

전자신문

10. 2. 오전 08:50

TSMC, 2나노(N2) GAA 공정 양산 수율 70% 돌파… 애플 A19 Pro 전량 단독 생산 확정