후면 전력 공급망 (BSPDN / PowerVia)

3.5 후면 전력 공급망 (BSPDN) 및 Nano-TSV

💡 3초 핵심 요약

아파트 한 동에 전기선과 광랜이 같은 천장 덕트를 다투던 시대가 끝났다. 2 nm급부터는 신호선은 앞면(천장), 전력선은 뒷면(지하 전력구) 로 완전히 분리한다. 그 지하 전력구가 BSPDN(Backside Power Delivery Network) 이고, 앞면 트랜지스터까지 뚫는 초미세 승강기가 Nano-TSV(nano Through-Silicon Via) 다.

비유를 한 단계 더 밀어 넣으면 이렇다.

Intel이 이 구조를 PowerVia라는 생산 이름으로 18A(Panther Lake, 2025 H2~2026 양산)에 먼저 넣었고, TSMC는 Super Power Rail(SPR) 을 A16(2026 H2 양산 예정)에서 소스/드레인에 직접 붙이며, 삼성파운드리는 SF2Z BSPDN을 2027 양산 축으로 잡고 있다. 메모리 쪽에서는 HBM의 마이크로 TSV가 같은 “수직 전류 파이프” 철학을 다이 스택으로 확장한다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 후면 전력 공급 네트워크(BSPDN): 전면 신호 라우팅, 매립형 파워 레일(BPR), 나노-TSV 및 후면 저저항 전력망

🎨 눈으로 보는 핵심 공정 아키텍처 & 인포그래픽

1. 후면 전력 공급망 (BSPDN) 6단 집적 시퀀스 & 폐루프 인라인 품질 보증 게이트

💡 [BSPDN 6단 집적 시퀀스] 전면 FEOL & MOL → 캐리어 본딩 → 후면 박화 CMP → Nano-TSV 식각/충진 → 후면 전력망(BM) → 디본딩 & 범핑

*<b>💡 [BSPDN 6단 집적 시퀀스] 잔류 Si = 200±10nm, TSV 오정렬 < 2.0nm, R_via < 5Ω, IR Drop < 15mV (85% 이상 저감 달성) 인라인 폐루프 게이트</b>*

2. 전면 PDN vs BPR vs PowerVia vs SPR 4대 전력 공급 아키텍처 정밀 대조

💡 [전면 PDN vs BPR vs PowerVia vs SPR 4대 아키텍처 대조] 전력 공급 경로, 신호선 간섭/혼잡도, 전압 강하(IR Drop), 표준 셀 트랙(Track) 높이

*<b>💡 [전면 PDN vs BPR vs PowerVia vs SPR 4대 아키텍처 대조] 전면 비아 저항(R_PDN) 85% 제거로 전압 강하 < 15mV 달성, 셀 트랙 6T → 3.5T 압축 및 신호선 100% 해방</b>*

3. 반도체 전력 분배망 (PDN) 패러다임 진화사 (2000s ~ 2030+)

💡 [반도체 전력 분배망 패러다임 진화사] 2000s-2010s 전면 단일 배선(IR Drop 병목) → 2020-2024 BPR 기판 매립(과도기) → 2025+ 후면 전력망(BSPDN 3D 양면 분리)

*<b>💡 [반도체 전력 분배망 패러다임 진화사] 전면 단일 배선 혼잡에서 앞·뒤 양면 3D 전력/신호 기능 분리로의 대전환: 신호는 전면에서, 전력은 후면에서 직통 공급</b>*

4. 후면 전력망 (BSPDN) 4대 공정 난제 및 첨단 수율 극복 솔루션 트리

💡 [후면 전력망 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] Nano-TSV 오프닝 보이드 · 박형 웨이퍼 워피지 정렬 · Cu 능동 채널 역확산 · 후면 열 방출 병목

*<b>💡 [후면 전력망 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] ALD TaN 무공극 Nano-TSV 충진, 응력 보상층 기반 오버레이 < 2.0nm, Cu 역확산 차단 350℃ 저온화, 후면 Cu 히트스프레더 설계</b>*

Intel PowerVia 계열(개념): 셀마다 nano-TSV → Buried Power Rail 또는 콘택 → 후면 조밀 그리드는 상대적으로 성긴 피치, 범프는 뒤로.

TSMC Super Power Rail 계열(개념): 후면 콘택이 소스/드레인에 직결. 앞면 게이트 레이아웃·NanoFlex 셀 폭 노브를 다시 그리지 않아도 되게 설계했다. 스케일링 이득은 크지만, 본딩 후 박형 웨이퍼 정렬이 핵심 리스크다.

WF₆는 노출 Si와 반응해 벌크 어택을 낸다. 배리어 핀홀은 곧 킬러 결함이다. 그래서 ALD 배리어의 step coverage가 스펙 시트로 올라온다.

6) 후면 금속 그리드와 디커플링

BM0부터 두꺼운 Cu/Ru 그리드. 피치는 앞면 M0보다 여유 있는 경우가 많다(전류 용량). 그 사이 후면 MIM 커패시터(고-k, ZrO₂/HfO₂ 계열 또는 Intel이 강조한 HD-MIM)를 넣어 패키지 커패시터까지의 거리를 줄인다.

전류 경로는 이제:

패키지 후면 bump → BM 그리드 → nano-TSV → BPR 또는 S/D → 채널

신호는 반대편에서만 달린다.

7) 디본드, 세정, 패키지 핸드오프

캐리어를 레이저/열/기계적으로 떼고, 앞면 패드를 연다. 이후 CoWoS/EMIB/Foveros 같은 2.5D/3D와 만난다. BSPDN 웨이퍼는 이미 한 번 본딩된 이력이 있어, 추가 하이브리드 본드 시 열예산·워피지 누적이 패키지 수율로 번진다.

⚠️ 나노 한계 결함 및 현장 해결책

설계 쪽 대응도 공정만큼 중요하다.

Intel이 14A 세대에서 PowerDirect 및 이후 듀얼 사이드 파워(14A2 루머/로드맵 논의) 를 꺼내는 이유도 같다. nano-TSV가 가늘어지면 수직 저항이 다시 올라 드룹이 부활한다. 그때는 앞면에도 보조 전력을 남기는 하이브리드가 후보가 된다. “후면만”이 종교가 아니라 전류 경로 최적화가 종교다.

📊 세대별·방식별 스펙 비교

숫자는 벤더 슬라이드·심포지엄 공개치이며, 제품 SKU·라이브러리·전압에 따라 흔들린다. N2에 SPR이 기본으로 들어 있지 않다는 점이 로드맵을 읽을 때 가장 흔한 함정이다. TSMC는 GAA를 먼저 숙성하고 A16에서 전력을 뒤로 넘기는 리스크 직렬화를 택했다. Intel은 18A에서 GAA+BSPDN을 한 노드에 동시 투입했다.

🏢 글로벌 생태계와 업계 실측

파운드리

메모리

장비·재료

설계 생태계

실측적으로 기억할 한 줄: 2026년 시점에서 BSPDN은 테스트칩 이야기가 아니라 생산 노드 클레임이다. Intel은 제품을 실었고, TSMC는 A16으로 공정 준비를 공표했으며, 삼성은 SF2Z 일정으로 추격한다. 슬라이드에서 이름이 잠시 빠져도 “취소”로 단정하면 안 되고, PDK·리스크 웨이퍼·고객 tape-out을 봐야 한다.

공정 엔지니어가 무릎을 치는 직관 체크리스트

1. 전류는 면적을 먹고, 신호는 트랙을 먹는다. 한 평면에 둘 다 두면 2 nm에서 반드시 한쪽이 죽는다. 2. 비아 사다리는 저항의 복리. 단을 줄이는 가장 싼 방법은 방향을 바꾸는 것이다. 3. 얇게 갈아 비아를 짧게 만든다. Nano-TSV의 본질은 “가늘게”가 아니라 짧게. 박형화가 절반의 발명이다. 4. 본딩 보이드 = 미래의 크랙 = 오늘의 overlay 실패. 후면 리소 불량의 상당수는 식각이 아니라 본드에서 시작한다. 5. WF₆와 핀홀은 타협하지 않는다. 배리어가 곧 수명이다. 6. 수율은 코너 다이·에지 롤오프에서 먼저 죽는다. TTV 맵을 매일 보라. 7. 설계 룰을 안 바꾸면 공정만 뒤집힌 프론트사이드다. 셀·IR·ESD·DFT를 같이 뒤집어야 이득이 남는다. 8. 열은 전기의 그림자. 박형 Si는 전기에는 이롭고 열에는 가혹하다. 후면 금속을 히트 파이프로 쓸지 설계 초기에 결정하라. 9. 다음 노드의 적은 다시 수직 저항. 듀얼 사이드 파워는 후퇴가 아니라 전류 밀도에 대한 정직한 응답이다. 10. 메모리 TSV와 로직 nano-TSV를 같은 회의에서 말하라. 패키지 전류는 한 줄기다.

🔗 관련 링크

핸드북 내부 연계 학습:

앞면이 뇌의 피질(신호)이라면, 후면은 이제 혈관이다. Nano-TSV는 모세혈관이다. 2 nm 이후 로직의 경쟁력은 게이트 길이만이 아니라, 이 혈관을 얼마나 짧고 깨끗하고 얇은 실리콘 위에 심느냐로 갈린다.