미세 누설 전류 메커니즘 (GIDL / 터널링)

90nm 이전까지 게이트 산화막은 순수한 이산화규소(SiO₂)였습니다. 트랜지스터를 작게 만들수록 산화막도 얇아져 tox ≈ 1.2 nm (원자 4~5개 층)에 도달했습니다.

전자의 드브로이 파장 수준으로 얇아지자, 전자가 고전적 절연 장벽을 무시하고 직접 관통하는 직접 양자 터널링(Direct Quantum Tunneling)이 발생했습니다:

게이트 누설 전류 밀도가 1 A/cm² 이상으로 폭등하여 칩을 켜기만 해도 배터리가 광속 방전되고 화재 수준의 발열이 발생했습니다.

해결책: 유전상수가 높은 하프늄 산화막(HfO₂, kappa ≈ 20~ 25)을 도입하는 HKMG 혁명으로 물리적 두께는 2 nm로 두껍게 유지하면서도 전기적 용량(EOT ≈ 0.8 nm)을 확보하여 게이트 누설을 100배 이상(Intel 45nm 보고: NMOS >25×, PMOS >1000×) 격감시켰습니다.

스위치를 껐을 때(Vgs = 0 V) 흐르는 서브스레시홀드 누설 전류(I_sub)는 열역학적 볼츠만 분포 때문에 결코 0이 될 수 없습니다.

상온(300 K)에서 전류를 10배 줄이기 위해 필요한 최소 게이트 전압은 물리적으로 60 mV입니다:

문턱전압(Vth)을 0.2 V 이하로 낮출 수 없게 되자, 칩 전체의 누설 전력(Static Leakage Power)이 동작 전력(Dynamic Power)을 추월했습니다.

칩의 모든 트랜지스터를 동시에 켜면 칩이 녹아버리기 때문에 칩의 70% 이상을 항상 꺼두어야 하는 다크 실리콘(Dark Silicon) 문제가 현대 초거대 AI 가속기 설계의 최대 병목이 되었습니다.

문턱전압 Vth를 0.1 V 낮추면 동작 속도는 빨라지지만 대기 상태 누설 전류는 지수함수적으로 10배~100배 폭증하는 속도-전력 딜레마

직관적 비유 (댐 수문 밑으로 스며 나오는 모래 물):

수문(Vth)을 닫아놓았지만 댐 바닥의 모래 틈을 통해 압력 차이로 물이 쫄쫄 새어 나가는 현상입니다. 칩이 아무런 계산을 하지 않고 대기 상태로 있어도 스마트폰 배터리가 닳아 없어지는 주범입니다.

산화막 두께 tox가 0.1 nm만 얇아져도 직접 터널링 누설이 10배씩 치솟아, 전통적 SiO₂ 대신 유전율이 높은 두꺼운 High-k(HfO₂) 유전체 도입 강제

직관적 비유 (유령의 벽 통과):

고전 물리학에서는 공을 벽에 던지면 튕겨 나오지만, 두께가 원자 몇 겹(나노 박막)으로 얇아지면 양자역학적 도깨비처럼 전자가 벽을 온몸으로 뚫고 반대편 게이트 전극으로 빠져나가 버립니다.

고전압이 걸린 드레인 끝단에서 밴드가 극단적으로 휘어져 가전자대의 전자가 빈 전도대로 뚫고 들어가 기판으로 누설 전류를 뿜어냄

직관적 비유 (지하 절벽에서의 다이렉트 점프):

전압이 너무 가파르게 걸려 에너지 밴드의 계단이 낭떠러지처럼 직각으로 꺾이면, 지하 1층(가전자대)에 얌전히 갇혀 있던 전자가 벽을 뚫고 지상 1층(전도대)으로 순간이동해 탈출하는 현상입니다.

서브스레시홀드 누설 공식의 핵심 결론은 아주 단순합니다:

상온에서 이상적인 스위칭 기울기 S ≈ 65 mV/dec 일 때, 트랜지스터 문턱전압(Vth)을 고작 65 mV 낮추면 꺼진 상태에서의 누설 전류는 정확히 10배 폭증합니다.

스마트폰을 주머니에 넣고 화면을 꺼두었을 때 배터리가 닳는 현상의 80%가 바로 이 I_sub 때문입니다. 칩 설계 엔지니어들은 화면이 꺼지면 즉시 파워 게이팅(Power Gating) 스위치를 내려 미사용 블록의 전원을 물리적으로 차단합니다.

직접 터널링 공식에 따르면, 절연막 두께 tox가 원자 한 층(0.1 nm)만 얇아져도 전자가 양자역학적 파동으로 장벽을 뚫고 탈출하는 누설 전류가 10배씩 기하급수적으로 폭발합니다.

2000년대 중반 65nm 노드에 도달했을 때, 기존 SiO₂ 산화막 두께는 불과 1.2 nm(원자 4~5개 층)에 도달하여 트랜지스터를 켜지도 않았는데 게이트로 전기가 폭포수처럼 새어나갔습니다.

2007년 인텔이 세계 최초로 도입한 하이-k 메탈게이트(HKMG)는 물리적 두께는 2 nm 이상으로 두껍게 유지하면서도, 유전율이 5배 높은 하프늄(HfO₂, kappa ≈ 20)을 채택하여 정전 용량은 그대로 유지하고 터널링 누설 전류를 100배 이상 격감시킨 반도체 역사상 최대의 물리적 혁신이었습니다.

Vgs ≤ 0 V (스위치 오프) 상태에서 Vds가 높아질수록 mathcalE_s가 급증하여 드레인에서 기판 쪽으로 거대한 역방향 전류가 누출됩니다. FinFET의 뾰족한 핀 상단 코너에서 전계 집중으로 극심하게 발생합니다.

상온에서는 공핍층 내부 결함 준위(Deep Level Traps)에 의한 SRH 열 생성 전류(J_gen ∝ n_i)가 지배적이며, 온도가 100^°C를 넘어서면 진성 캐리어 제곱 확산 전류(J_diff ∝ n_i²)가 폭발하여 DRAM 셀 커패시터의 전하를 수 밀리초 만에 방전시킵니다.

트랜지스터가 장시간 동작하면 게이트 절연막 내부의 약한 결합이 깨지면서 중성 전자 트랩(Neutral Electron Trap)이 생성됨.

트랩들이 일렬로 연결되는 통로(Percolation Path)가 형성되면 전자가 징검다리를 건너듯 관통하는 트랩 보조 터널링(TAT)이 발생하여 게이트 누설이 수백 배로 폭증함.

해결책: ALD HfO₂ 증착 직후 원격 질소 플라즈마 질화(DPN)를 거쳐 산소 공공을 질소 원자로 단단히 메워 트랩 생성을 억제.

하나의 칩 안에 초고속(ULVT), 표준(SVT), 초저누설(HVT) 소자를 동시에 구현하기 위해 일함수 금속(TiN, TiAlC)의 두께를 Å 단위로 다르게 적층함.

금속 두께가 0.2 nm만 어긋나도 Vth가 30 mV 변동하여 HVT 블록의 누설 전류가 스펙의 3배를 초과, 스마트폰 대기 전류 검사(WAT)에서 웨이퍼 전량 불량 판정.

해결책: 나노 스케일 ALD 다이폴 캡핑(La₂O₃, Al₂O₃)을 도입하여 금속 두께 대신 원자층 전하 편극으로 Vth를 정밀 디지털 제어.

TSMC: N3E 및 N2 공정에서 모바일 AP의 극저전력 대기 시간을 확보하기 위해 5가지 Vth 라이브러리(eLVT, LVT, SVT, HVT, uHVT)를 제공하며, SRAM 어레이 주변에 전용 바디 바이어스 제어 회로를 집적하여 대기 전력을 40% 이상 절감.

삼성전자 파운드리: 세계 최초 3nm GAA 공정에서 시트 두께와 내부 스페이서(Low-k SiOCN)의 정밀 공차 관리를 통해 드레인 유도 밴드간 터널링(GIDL)을 핀펫 대비 50% 이상 억제, 갤럭시 스마트폰의 올웨이즈온(AOD) 배터리 효율 극대화.

인텔 파운드리 (IFS): Intel 18A 공정에 RibbonFET과 함께 업계 최초로 후면 전력 공급망(PowerVia)을 양산화하여, 전면 신호선과 후면 파워선을 물리적으로 분리함으로써 누설 전류와 기생 저항의 상호 간섭 루프를 원천 분리.

핸드북 전체 목차 (MOC)

이전: 2.2 문턱전압 엔지니어링 및 일함수 조절

이전: 2.3 단채널 효과 (DIBL, 이동도 열화, 속도 포화)

다음: 2.5 평면 CMOS 집적 공정 플로우

선단 소자: 3.2 GAA 나노시트 4면 게이트 포위

공학 정본 원문: 2.4 나노미터 미세 누설 전류 메커니즘