3D V-NAND (마카로니 채널 & CTF 스택)

4.3 3D V-NAND Macaroni 채널 & CTF ONO 스택

💡 3초 핵심 요약

속이 꽉 찬 소시지(솔리드 폴리실리콘 채널)를 통째로 쓰면, 알갱이(grain)마다 성질이 달라져 문턱전압이 제멋대로 춤춘다. 그래서 팹은 마카로니처럼 얇은 관만 남기고 속을 산화막으로 채운다. 전자가 다니는 길은 수 nm짜리 얇은 벽뿐이라, 알갱이 경계 트랩이 줄고 게이트(워드라인)가 사방에서 채널을 조이는 GAA(Gate-All-Around) 정전 제어가 살아난다.

그 얇은 관 바깥에는 터널 산화막 / 전하트랩 질화막 / 블로킹 산화막(ONO, 실제로는 종종 ONA: Oxide–Nitride–Alumina) 이 원통형으로 감긴다. 플로팅 게이트처럼 도체 섬에 전하를 가두지 않고, SiN 속의 깊은 트랩에 전자를 가두는 Charge Trap Flash(CTF) 다. 3D로 구멍을 뚫고 옆벽에만 박아야 하므로 도체 플로팅 게이트는 기하학적으로 거의 불가능하고, 박막 CTF가 사실상 유일한 양산 해답이다.

🎨 눈으로 보는 구조 — 채널 홀 단면 (한 셀 레이어)

💡 [3D 공학 정밀 구조도] 3D V-NAND 플래시 마카로니 CTF(Charge Trap Flash) 셀 구조: 중공 폴리실리콘 채널 슬리브 및 동심원형 다층 전하포획막

flowchart LR
    subgraph Gate ["워드라인 컨트롤 게이트"]
        W["W 텅스텐 메탈 + TiN 배리어 (수평 워드라인)"]
    end
    subgraph ONO ["CTF (전하 포획형) 3중 기능성 유전 박막"]
        BLK["블로킹 절연막: Al2O3 고유전체 + SiO2 (게이트 전하 누설 차단)"]
        TRAP["전하 포획 질화막: Si3N4 (원자 트랩에 전자 e- 영구 포획 저장)"]
        TUN["터널링 절연막: 초청정 초박막 SiO2 (전계 인가 시 전자 터널링)"]
        BLK --- TRAP --- TUN
    end
    subgraph Channel ["마카로니 수직 원통 채널"]
        POLY["다결정 실리콘 채널 (Poly-Si 박막, 두께 8~12 nm)"]
        CORE["중앙 산화막 충진 코어 (SiO2 절연 기둥)"]
        POLY --- CORE
    end
    Gate --- ONO --- Channel

솔리드 vs 마카로니 (같은 홀 지름에서):

flowchart TD
  A[ON 교대 적층 PECVD/ALD] --> B[채널 홀 HAR 에칭<br/>C4F6/C4F8 + O2/Ar ICP]
  B --> C{게이트 순서}
  C -->|Gate-last TCAT/V-NAND| D[ONO + a-Si 채널 라이너<br/>코어 SiO2 필]
  C -->|Gate-first BiCS계| E[ONO+채널 먼저<br/>이후 WL 식각]
  D --> F[슬릿 컷 + SiN 희생막 wet 제거]
  F --> G[블로킹 high-k + TiN/W 치환]
  E --> G
  G --> H[소스 플레이트 / 에피 풋<br/>또는 본딩 CMOS]
  H --> I[어닐: a-Si → poly<br/>결정립 제어 SPC / MILC / 선택적 에피]

🔍 왜 필요한가? — 평면 NAND가 벽에 부딪힌 이후

2010년대 초, 2D NAND는 이미 끝났다고 봐야 했다.

그래서 업계는 xy 대신 z로 쌓는 쪽으로 방향을 틀었다. Toshiba/SanDisk의 BiCS, 삼성의 TCAT → V-NAND가 그 전환점이다. 그런데 수직 구멍 안벽에 도체 플로팅 게이트를 셀마다 끊어서 넣는 것은 악몽이다. 컨포멀 금속을 넣고 셀 사이를 절연으로 잘라야 하는데, 고종횡비 홀에서는 거의 불가능에 가깝다.

CTF + 원통형 ONO는 “한 번에 옆벽을 코팅하고, 질화막이 연속이어도 트랩이 국소적이라 셀이 구분된다”는 타협이다. (실제로는 전하 확산이 골칫거리라 나중에 트랩 질화막을 셀 사이 컷하거나 조성 변조를 넣는다.)

마카로니가 필수인 이유는 더 적나라하다. 수직 채널은 단결정이 아니라 다결정 실리콘 TFT다. Grain boundary에 트랩이 있고, 솔리드 바디면 그 트랩이 채널 한가운데에 숨어 게이트가 못 본다. 서브스레시홀드 스윙이 나빠지고, 스트링 전류가 셀마다, 웨이퍼마다 널뛴다. 마카로니는 폴리 두께를 공핍 폭보다 얇게 강제해서, 트랩이 있어도 게이트 전계가 채널 전체를 관통하게 만든다. “얇은 파이프만 남긴다”는 기하가 곧 산포 억제 공정이다.

300층 → 400층 → 연구 수준 900층(셀 웨이퍼 본딩)으로 가면서, 홀은 더 가늘고 더 길어진다. 솔리드로 메우면 (1) 시임 보이드, (2) 결정화 수축 크랙, (3) 그레인 랜덤화가 동시에 악화된다. 2026 VLSI에서 삼성–POSTECH이 채널 실리콘 결정 성장 방향 제어를 155층 실소자에 적용해 경계면을 줄인 것도, 결국 마카로니 벽의 결정 품질이 초고층 전류의 병목이기 때문이다.

⚙️ 심층 작동 메커니즘 — 전자가 벽에 붙는 방식

프로그램 (NAND 기본: +FN 터널링)

선택된 워드라인에 +15 ~ +23 V급 펄스. 채널은 비트라인/셀렉트 조합으로 0 V 근처(또는 ISPP 검증 전압). 전자는 얇은 터널 산화막을 Fowler–Nordheim으로 통과해 SiN의 깊은 트랩(실리콘 댕글링 본드, N 공공, 계면 준위)에 붙는다. Vt가 올라가고, TLC/QLC는 이 Vt 창을 여러 개로 쪼갠다.

원통 기하의 핵심: 전계가 반지름 방향으로 집중된다. 안쪽(채널) 쪽 전계가 바깥(블로킹)보다 강해, 같은 전압에서 터널링이 잘 일어난다. 반대로 블로킹 쪽 누설은 상대적으로 유리하다. 이게 CTF 원통 셀이 평면 SONOS보다 프로그램이 수월한 이유 중 하나다.

소거 (GIDL 홀 주입 + FN)

3D 스트링은 바디 콘택이 마카로니 코어 때문에 막혀 있다. 2D처럼 기판에 구멍을 밀어 넣기 어렵다. 그래서 셀렉트 게이트 근처에서 GIDL로 홀을 만들고, 그 홀이 채널을 따라 내려가 트랩 전자와 재결합하거나, 채널을 양으로 띄워 역방향 FN으로 전자를 채널 쪽으로 빼낸다. 코어를 금속으로 바꾼 백바이어스 마카로니(연구/특허 레벨)는 이 한계를 정면 돌파하려는 시도다.

읽기

미선택 WL은 패스 전압 Vpass로 켜고, 선택 WL만 읽기 전압. 스트링 전류가 폴리 채널 벽의 이동도와 그레인에 민감하다. 층이 많아지면 직렬 저항이 커져 셀 전류가 μA 이하로 떨어진다. 그래서 결정 방향 제어, 선택적 에피 채널, 금속 소스 플레이트, PUC(Peri Under Cell)로 주변회로를 셀 밑으로 숨기는 일이 동시에 진행된다.

ONO가 실제로는 ONA / BE-TOX인 이유

고전 SONOS의 블로킹 SiO₂는 프로그램 때 전자가 게이트로 새어 나가는 백터널링이 심하다. 삼성형 V-NAND는 Al₂O₃ 고유전 블로킹 + TaN/TiN 배리어 + W 게이트(TANOS 계열)로 장벽을 높였다. 터널 쪽은 단일 SiO₂ 대신 밴드 엔지니어드 ONO(BE-ONO, ONO 또는 ONON 초박막) 로 저전계 누설은 막고 고전계 FN은 통과시키는 비대칭 장벽을 만든다. “ONO 스택”이라는 이름은 현장에서도 쓰지만, 양산 레시피는 이미 다층 + high-k다.

전하 저장은 질화막 부피 트랩이 주력이다. 조성을 Si-rich로 가져가면 트랩 밀도가 올라 윈도우는 넓어지지만 확산·리텐션이 나빠진다. N-rich / 적층 SiN / 나노닷 삽입은 그 트레이드오프의 미세 조정이다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

1. Fowler-Nordheim(F-N) 원통형 양자 터널링 전류 방정식

3D V-NAND에서 전자를 질화막 트랩으로 쏘아 올리는 프로그램 메커니즘의 근간은 양자역학적 터널링입니다.

평면형 소자와 달리, 원통형 채널 홀 구조에서는 곡률 중심에 가까운 안쪽 터널 산화막(r_inner)에 전계가 자연적으로 집중됩니다. 따라서 바깥쪽 블로킹 산화막(r_outer)은 상대적으로 낮은 전계를 받아 게이트 백터널링(Back-tunneling) 누설을 막고, 안쪽 터널막에는 초강력 전계가 걸려 신속한 F-N 주입이 가능해집니다.

2. CTF 질화막 전하 저장과 문턱전압 시프트 공식 (Δ Vth)

TLC(8개 상태), QLC(16개 상태)의 촘촘한 전압 상태를 나누는 물리적 눈금자입니다.

블로킹 산화막으로 유전율이 높은 Al₂O₃(kappa ≈ 9)를 적용하면 C_block이 대폭 증가합니다. 이는 동일한 전하량(Q_trap)을 가둘 때 블로킹 막에 걸리는 유효 전압 강하를 줄여 게이트로의 전하 유출을 완벽히 차단하면서도, 정확하고 안정적인 문턱전압 이동 마진(Δ Vth)을 확보하게 해줍니다.

3. 마카로니 박막의 완전 공핍(Fully Depleted) 차단 조건

다결정 실리콘(Poly-Si) 채널의 치명적 결함인 그레인 경계(Grain Boundary) 트랩을 무력화하는 기하학적 조건입니다.

속이 꽉 찬 솔리드 폴리실리콘(t_channel >> 30 nm)에서는 게이트 전기장이 닿지 않는 중심부에 중성 영역(Neutral bulk)이 남아, 결정립계의 트랩들이 전자를 무작위로 잡았다 놓으며 극심한 RTN(랜덤 텔레그래프 노이즈)과 Vth 산포를 유발합니다. 반면, 속을 SiO₂ 코어로 채우고 채널 두께를 t_channel ≈ 8 ~ 12 nm로 극도로 얇게 제어한 마카로니 구조는 채널 전체가 게이트 전계에 의해 100% 완전 공핍(Fully Depleted) 상태가 됩니다. 중심부 중성 영역이 원천 소멸되므로, 다결정 박막임에도 단결정에 필적하는 서브스레시홀드 스윙(SS)과 극상의 균일도를 달성할 수 있습니다.

⚙️ 팹 단위 공정 — 구멍 하나에서 벌어지는 전쟁

1) 몰드 스택 증착

PECVD로 SiO₂ / Si₃N₄ 교대 적층(게이트-라스트의 희생 질화막). 또는 일부 플로에서는 poly/oxide. 한 덱이 90–110 페어, 총 2–3 덱 플러그가 300층대 표준이다(SK하이닉스 321L는 3-플러그). 스트레스가 누적되면 웨이퍼가 감자칩처럼 휜다. 삼성 V10(400층+)은 어퍼 척 + 오버레이 보정, 필름 스트레스 엔지니어링으로 워피지를 잡았다.

온도: 몰드 옥사이드 400–600 °C급 PECVD, 질화막 SiH₄/NH₃ 또는 DCS/NH₃. 층간 두께 불균일은 곧 셀 Vt의 z-의존성이다.

2) 채널 홀 HAR 에칭

장비의 주인공은 램리서치 / TEL / 어플라이드의 초고종횡비 유전체 에처. C₄F₆, C₄F₈, CHF₃ 계열 + O₂/Ar, 저주파 바이어스로 이온을 깊게 꽂고, 폴리머로 측벽을 보호한다. 문제는 보잉(중간이 배불뚝이) 과 테이퍼(아래가 좁아짐). 아래 셀은 CD가 작아 ONO가 두껍게 쌓이고(또는 반대로 얇아지고) 프로그램 속도가 층마다 달라진다. 현장 처방: 다단계 가스 스위칭, 중간 세정, 덱을 나눠 뚫고 머지(HARC merge) — 삼성 V10의 3-스택 HARC 머지가 이 계열이다.

에칭이 바닥에 닿으면 기판 또는 소스 폴리에 펀치스루. 너무 치면 에피 풋이 망가지고, 덜 치면 오픈 페일이다. 종점 검출은 OES + 간섭계의 예술이다.

3) 홀 클리닝과 라이너

에칭 폴리머(CxFy)를 남기면 ONO 계면 트랩이 폭증한다. 원격 플라즈마 O₂/N₂, DHFS 계열 케미컬 클린, 때로는 고온 황산. 직후 인시추 라이너 옥사이드로 측벽을 봉인한다.

4) CTF 스택 증착 — 컨포멀이 생명

홀 AR이 80:1을 넘으면 스퍼터는 불가능. ALD / PEALD가 표준이다.

증착 순서는 구조 정의에 따라 홀 안쪽에서 바깥으로가 아니라, 게이트-라스트면 채널 홀에는 터널–트랩–(일부 블로킹) 을 넣고, 나머지 블로킹+메탈은 슬릿으로 질화막을 뺀 뒤 워드라인 공동에서 넣는다. TCAT/V-NAND가 이 길이다. 게이트-퍼스트 BiCS는 홀에 ONO+채널을 다 넣고 나중에 게이트를 패터닝한다. 치환 게이트는 W 저항과 high-k 품질에서 이득이 크다.

5) 마카로니 코어 필과 결정화

a-Si를 얇게 깐 뒤 중심을 에치백하고 옥사이드로 메운다. 필러가 보이드를 남기면 이후 열 공정에서 폴리 벽이 붕괴하거나 스트레스 크랙이 난다. Flowable CVD(Si-containing precursor + 오존, 저온) 후 steam anneal로 치밀화하는 조합이 자주 등장한다.

결정화: 600–900 °C SPC. 그레인이 랜덤하면 층마다 이동도가 다르다. 금속 유도 결정화, 레이저, 선택적 에피(하단 단결정에서 올라오는 hollow epi macaroni) 가 차세대 후보. 에피는 부피를 줄여 Vt의 트랩 민감도를 낮춘다는 특허(중공 에피 채널)가 이미 나와 있다.

6) 슬릿, 리플레이스먼트 게이트, 소스

슬릿을 파고 인산을 기본으로 한 핫 인산 SiN 선택 식각으로 희생 질화막을 뺀다. 캡처되지 않은 잔류 SiN은 WL 쇼트. 공동이 무너지지 않게 타이밍과 계면 산화막을 맞춘다. 이어서 ALD Al₂O₃ + TiN + CVD W. W 핵생성 불량은 오픈 WL. 소스 쪽은 셀 아래 n+ 플레이트, 또는 폴리 소스를 리세스 후 실리사이드.

SK하이닉스 321L 계열은 트리플 플러그, 슬릿 피치 확대, 액티브 채널 수 증가로 공정 창을 열었다. 워드라인 피치는 45 nm → ~40 nm 전후.

7) CMOS와 본딩

층이 두꺼워지면 주변회로를 옆에 두면 칩이 너무 크다. PUC / CuA (CMOS under array) 가 하이닉스 “4D NAND”의 의미다. 삼성 V10은 본디드 V-NAND: 셀 스택과 CMOS 웨이퍼를 따로 만들어 붙인다. 연구 디바이스는 450층×2 = 900층까지 셀 웨이퍼를 붙였다. 채널·ONO 자체는 각 덱에서 같은 마카로니/CTF를 반복한다.

⚠️ 나노 한계 결함과 현장 해결책

1. 폴리 그레인 Vt 산포 / 랜덤 텔레그래프 노이즈 증상: TLC 창이 겹치고, 읽기 재시도 폭증. 처방: 마카로니 박형화, 결정 방향 제어(삼성–POSTECH 2026 VLSI), 채널 도핑 프로파일(수직 가우시안), 프로그램 검증 알고리즘.

2. z-방향 테이퍼 → 층별 프로그램 속도 차이 아래층은 홀이 좁아 전계·막두께가 다름. 처방: 블로킹 산화막 보상 증착(위아래 두께를 의도적으로 다르게), 다단 ISPP, 더미 WL, 덱 분할 에칭.

3. 전하 확산 / 측면 마이그레이션 연속 SiN을 따라 전자가 이웃 셀로 기어가 고온 리텐션 실패. 처방: 셀 사이 SiN 컷(슬릿 또는 부분 산화), N-rich 장벽, 트랩 에너지 심화, QLC에서는 강력한 ECC·온다이 레이어.

4. 터널 핀홀 / ALD 커버리지 붕괴 하단에서 막이 안 닫히면 소거 누설, 조기 브레이크다운. 처방: 사이클당 purge 강화, 중간 플라즈마 처리, 홀 CD 하한 관리, 증착 전 표면 OH 종단.

5. 워피지와 오버레이 400층 몰드는 수 μm급 휨. 스캐너가 초점을 못 맞추고 본딩이 빈다. 처방: 스트레스 보상 막, 백그라인드, 어퍼 척, 본딩 전 CMP, 멀티 스텝 정렬.

6. W 워드라인 보이드 / 하이 리저스티비티 긴 워드라인 RC가 프로그램 속도를 죽인다. 처방: TiN 배리어 최적화, 저저항 W, 슬릿 피치와 핑거 분할, 향후 Mo 등 대체 메탈 검토.

7. 소거 속도 / GIDL 불균일 마카로니 필러 때문에 바디 바이어스가 약함. 처방: 셀렉트 GIDL 엔지니어링, 더미 셀, 연구 단계 금속 코어.

8. 스트링 전류 부족 (초고층) 직렬 폴리 저항. 처방: 에피/고이동도 채널, 더 짧은 유효 스트링(본딩으로 나눠 쌓기), 더 높은 Vpass 마진 vs 디스터브 트레이드오프.

9. 3-플러그 정렬 불량 덱 사이 채널이 안 맞으면 오픈/저항 폭증. 처방: 셀프얼라인 머지, 확대된 랜딩 패드, 계측(광학+e-beam) 피드백.

📊 세대·방식 비교

구조 옵션 한줄 평

🏢 글로벌 생태계와 업계 실측

원가 구조의 실체: 층 수를 두 배로 한다고 비트당 원가가 반이 되지 않는다. 에칭 시간, 증착 챔버 점유, 수율, 워피지 스크랩이 선형 이상으로 늘어난다. 그래서 덱 분할 + 본딩 + QLC가 “그냥 더 쌓기”를 대체하는 경제 해법이다. imec 로드맵은 2030년경 1000층, ~100 Gbit/mm²를 거론하지만, 채널 홀을 30 μm 두께에서 같은 지름으로 뚫는 일은 물리보다 장비 시간과 응력의 문제에 가깝다.

현장 엔지니어가 채널·ONO를 볼 때 체크하는 것

1. 홀 CD 상/중/하와 보잉량 — TEM 3포인트. 2. ONO 두께 맵 — 하단 터널이 목표 ±10% 안인지. 3. 폴리 벽 두께 균일성 — 마카로니 “끊어짐”은 스트링 오픈. 4. 코어 필 보이드 — 암시야 TEM. 5. SiN 트랩의 수소·조성 — XPS/EELS, 베이크 리텐션과 상관. 6. W 매립 시임 — 저항 분포. 7. 층별 Vt 윈도우 — 테스트 다이가 z-주소별로 따로 그려져야 한다. 8. 고온 리텐션 후 인접 셀 창 이동 — 측면 확산의 지문.

이 여덟 가지가 동시에 그린이어야 QLC 창이 열린다. 하나라도 빨강이면 알고리즘으로 못 가린다.

한 줄로 다시

마카로니는 다결정 채널의 통계를 길들이는 기하이고, CTF ONO(ONA)는 수직 구멍에 넣을 수 있는 유일한 실용 저장막이다. 층 수 경쟁은 이제 에칭 한 방의 문제가 아니라, 결정·갭필·워피지·본딩·QLC 창을 한 세트로 묶는 통합 공정 전쟁이다. 속이 빈 국수 한 가닥의 벽 두께 1 nm가, 데이터센터 SSD 용량 수 TB를 좌우한다.

🔗 관련 링크

핸드북 내부 연계 학습: