평면 CMOS 8대 표준 제조 공정 플로우

2.5 평면 CMOS 표준 제조 공정 플로우 — 웨이퍼 한 장이 트랜지스터 수십억 개가 되기까지

💡 3초 핵심 요약

평면 CMOS 플로우는 흰 도화지(웨이퍼) 위에 같은 레시피로 수천만 번 도장을 찍어, NMOS와 PMOS를 나란히 심고, 그 위에 구리 전선 도시를 쌓는 일이다. 한 채의 집을 짓는 순서가 기초 → 기둥 → 지붕 → 배관이듯, 칩도 격리 → 게이트 → 소스/드레인 → 콘택 → 배선 → 보호막의 순서를 절대 바꾸지 않는다. 순서가 바뀌면 집이 무너지듯, 열 예산과 계면이 한꺼번에 무너진다.

일상 비유로는 초고층 아파트 시공이 가장 정확하다.

한 세대(노드)의 레시피는 약 400~1,000 스텝, 마스크는 로직 평면 전성기 기준 30~50장, 사이클 타임은 8~16주. 그 전체가 “평면 CMOS 표준 플로우”다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 트윈웰(Twin-Well) 평면형 CMOS 인버터 단면 구조: NMOS/PMOS 웰 격리, 살리사이드 및 M1 상호연결

🎨 눈으로 보는 핵심 소자 구조도 (정밀 단면도 & 머메이드 다이어그램)

같은 웨이퍼에 왼쪽은 NMOS, 오른쪽은 PMOS. 가운데 STI가 둘을 전기적으로 갈라 놓고, 위로는 콘택 → M1 → via → M2…가 도시를 만든다. 평면 CMOS의 본질은 채널이 웨이퍼 표면에 납작하게 누워 있다는 점이다. FinFET처럼 채널을 세워 올리지 않는다.

1. 평면 CMOS 제조 4대 핵심 국면 비교 (4 Critical Milestones)

💡 [평면 CMOS 제조 4대 핵심 국면 비교 배너] STI 소자 격리 vs 게이트 스택 엔지니어링 vs S/D 및 살리사이드 vs BEOL 금속 배선

*<b>💡 [평면 CMOS 제조 4대 핵심 국면 비교 배너] 공정 사양, 소자 물리, 결함 관리 솔루션 및 파운드리 수율 관리 지표 대조</b>*

2. 평면 CMOS 기술 패러다임 진화사 (1980s ~ 2011)

💡 [평면 CMOS 기술 패러다임 진화사 인포그래픽] 1980s LOCOS/Al 시대 → 1990s-2000s STI/살리사이드/Cu 다마신 혁명 → 2007-2011 HKMG/스트레인 실리콘 극한 시대

*<b>💡 [평면 CMOS 기술 패러다임 진화사 인포그래픽] 버즈비크를 박멸한 STI, RC 지연을 극복한 Cu 다마신, 양자 터널링을 정복한 HKMG/스트레인 3대 혁신 연대기</b>*

3. 평면 CMOS 표준 집적 공정 전체 시퀀스 & 수율 보증 폐루프 (FEOL → MOL → BEOL)

💡 [평면 CMOS 집적 공정 전체 시퀀스 및 수율 보증 폐루프] 트윈웰/STI → 게이트 패터닝 → LDD/스페이서 → S/D RTA → NiSi 살리사이드 → Cu 다마신 배선

*<b>💡 [평면 CMOS 집적 공정 전체 시퀀스 및 수율 보증 폐루프] 열 예산(Thermal Budget) 하향 준수, CD 3σ < 2nm, Rc < 20 Ω/sq 인라인 수율 보증 게이트</b>*

4. 평면 CMOS 4대 공정 불량 및 수율 극복 솔루션 트리

💡 [평면 CMOS 4대 공정 불량 및 수율 극복 솔루션 트리] STI 모서리 디봇 · 기생 사이리스터 래치업 · 살리사이드 스파이킹 · Cu 다마신 비아 보이드 해결 트리

*<b>💡 [평면 CMOS 4대 공정 불량 및 수율 극복 솔루션 트리] 근본 물리 원인(Root Cause)과 파운드리 엔지니어링 대책(Engineering Fix) 1:1 매칭 해결 트리</b>*

현장 언어로 나누면:

🔍 왜 필요한가? — “아무렇게나 쌓으면 트랜지스터가 안 된다”

1950~60년대 바이폴라는 한 소자씩 손으로 조립에 가까웠다. 평면 공정(Fairchild, 1959 Noyce / Hoerni)이 열어 준 혁명은 같은 마스크 세트로 웨이퍼 전면을 한꺼번에 복제하는 일이었다. CMOS가 표준이 된 이유는 단순하다.

1. 대기 전력이 거의 0에 가깝다. NMOS나 PMOS 단독 로직은 항상 전류가 샌다. CMOS 인버터는 한쪽이 꺼지면 다른 쪽이 켜져, DC 경로가 끊긴다. 스마트폰이 하루를 버티는 물리적 이유다. 2. 노이즈 마진이 크다. 디지털 0/1이 레일-투-레일로 선다. 3. 집적도가 스케일된다. Dennard 스케일링 시대(대략 1 µm → 90 nm)에는 게이트를 줄이면 속도↑, 전력↓, 밀도↑가 동시에 왔다.

그런데 평면 CMOS가 “표준 플로우”로 굳어진 더 중요한 이유는 열 예산(thermal budget) 이다.

그래서 순서는 종교에 가깝다.

90 nm 이후 평면은 누설과 단채널에 무릎을 꿇고 FinFET으로 넘어간다. 하지만 레거시 로직, 아날로그, HV, MCU, CIS 로직부, 디스플레이 드라이버, 자동차 12 V/40 V 소자는 지금도 180~28 nm 평면 CMOS가 주력이다. “구세대”가 아니라 돈과 신뢰성이 가장 많이 도는 플로우다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

CMOS 표준 공정 순서는 우연히 정해진 것이 아니라, 열확산 역학, 기생 사이리스터 결합 제어, 양자역학적 터널링 접촉이라는 3대 물리 원칙에 의해 필연적으로 설계되었다.

[수식 1] 열 예산(Thermal Budget)과 도판트 확산 거리 수식

웨이퍼가 고온 열처리 공정(T)에 시간 t 동안 노출될 때, 주입된 도판트 원자가 확산하여 넓어지는 접합 깊이(Junction Depth, x_j)는 아레니우스 확산 방정식으로 결정된다:

[수식 2] 래치업(Latch-up) 방지 기생 BJT 이득 곱 수식

동일 기판 위에 NMOS와 PMOS가 인접 배치될 때 필연적으로 기생 p-n-p (p+소스 - n웰 - p기판) 트랜지스터와 n-p-n (n웰 - p기판 - n+소스) 트랜지스터가 형성되어 4층 사이리스터(p-n-p-n)를 이룬다.

이 기생 사이리스터가 켜져 전원(VDD)과 접지(VSS) 사이에 단락 전류가 폭주하는 현상이 래치업(Latch-up)이며, 이를 방지하기 위한 절대 안정 조건은 다음과 같다:

flowchart TD
    subgraph CMOSLatchup ["CMOS 인버터 래치업(Latch-up) 물리 메커니즘"]
        Q1["기생 NPN 트랜지스터 (N+ 소스 - P 기판 - N 웰)"] <-->|기판 저항 R_sub 및 웰 저항 R_well 통한 정귀환 루프| Q2["기생 PNP 트랜지스터 (P+ 소스 - N 웰 - P 기판)"]
        Q1 --> TR["정귀환(Positive Feedback) 발생 시 대전류가 VDD에서 VSS로 쇼트 폭주 (칩 영구 소손!)"]
    end
    subgraph STISolution ["STI 격리 및 가드링을 통한 원천 방어"]
        S1["깊은 STI 절연 트렌치 형성: NPN/PNP 간 캐리어 이동 경로 물리적 차단"]
        S2["고농도 탭(Well Tap / Sub Tap) 배치: 기판 및 웰 저항을 0에 가깝게 낮춰 전위차 억제"]
        S1 --> OK["래치업 면역성 100% 확보"]
        S2 --> OK
    end

[수식 3] 콘택 비저항(Specific Contact Resistivity ρ_c)과 살리사이드

금속 전선과 실리콘 소스/드레인이 만나는 계면에서 캐리어는 쇼트키 장벽(Schottky Barrier Height, Φ_B)을 뚫고 지나가야 한다. 고농도 축퇴 도핑(ND > 10²⁰ cm⁻³) 시 장벽이 극도로 얇아져 양자역학적 전계 방출(Field Emission / 터널링)이 일어나며, 이때 콘택 비저항 ρ_c는 다음과 같다:

⚙️ 심층 작동 메커니즘 & 팹 단위 공정 — 한 장의 웨이퍼가 걷는 길

아래는 로직 파운드리 기준 28~65 nm 평면 HKMG 또는 Poly/SiON 을 염두에 둔 표준 레시피다. DRAM은 커패시터 모듈이 끼어 들고, NAND는 셀 어레이가 3D로 올라가지만, 주변 로직(peri)은 여전히 이 뼈대다.

0) 웨이퍼 — 도화지의 품질이 수율을 결정한다

1) STI — 이웃집 화재를 막는 방화벽

평면 CMOS의 첫 구조 공정.

flowchart LR
    S1["[1] 패드 산화막 & 질화막<br/>Pad Oxide + SiN 하드마스크 증착"] --> S2["[2] 트렌치 비등방 식각<br/>깊이 250~400 nm 건식 RIE 식각"]
    S2 --> S3["[3] 열산화 라이너 성장<br/>모서리 라운딩 및 계면 결함 완화"]
    S3 --> S4["[4] 고밀도 플라즈마 갭필<br/>HDPCVD / HARP SiO2 완전 매립"]
    S4 --> S5["[5] 화학기계적 연마<br/>CMP로 SiN 정지 후 스트립"]
    S5 --> S6["[6] 희생 산화 및 세정<br/>원자 평탄 활성 영역 노출"]

왜 로코스(LOCOS)를 버렸나? 버즈빅(bird’s beak)이 활성 면적을 잡아먹어 0.25 µm 이하에서 밀도 자살이었다. STI는 수직 벽을 깎아 면적을 도둑질하지 않는다.

현장 불량:

장비: AMAT / Lam ICP 트렌치, Applied HDP, Ebara/AMAT CMP.

2) 웰과 Vt 조절 — 땅의 도핑을 심다

비유: 밭에 산성 흙(p-well)과 알칼리 흙(n-well) 을 구역별로 뿌리는 일. 나중에 심을 작물(전자/정공 채널)이 달라진다.

채널 스톱 / 펀치스루 스톱 주입을 STI 바로 밑, 채널 밑에 넣어 기생 NMOS와 펀치스루를 막는다.

3) 게이트 스택 — 현관문과 문틀

클래식 (90 nm 이상, 그리고 많은 레거시):

HKMG (45/32/28 nm 평면 전성기):

리소: 게이트는 스캐너 인생의 꽃. 193 nm 이머전, 강한 OPC, 더블 패터닝 직전 세대까지 평면이 끌고 갔다. 게이트 CD 1 nm가 칩 속도 수 %다.

식각: 폴리/메탈 게이트는 이방성, 하드마스크, 아주 얇은 산화막에서 멈춰야 한다. 펀치스루 식각은 채널을 죽인다.

4) 스페이서와 확장 접합 — 문 옆의 완충 지대

게이트를 세운 뒤 바로 깊은 소스/드레인을 박으면, 도펀트가 게이트 밑으로 기어들어 유효 채널이 사라진다.

그래서 순서는:

1. LDD / Extension 얕은 주입 (As, P, BF2, C 공주입). 2. Halo / Pocket 경사 주입으로 채널 가장자리를 조금 더 세게 도핑 → SCE 억제. 3. 스페이서 SiN 또는 SiN/SiO2 복합, CVD 후 이방성 에치백. 폭 20~50 nm가 곧 확장 길이. 4. 깊은 S/D 고도즈. 5. 활성화: Spike RTA 1000~1050 °C, 1초 미만. 또는 레이저 스파이크(LSA)로 표면만 녹이다시피 가열. 정션은 얕게, 활성화는 높게 — 모순을 장비로 푼다.

비유: 현관 앞에 짧은 지붕(스페이서) 을 달아, 빗물(도펀트)이 거실(채널)로 들이치지 않게 한다.

5) 살리사이드 — 실리콘 위에 금속 양복을 입히다

노출된 게이트 폴리와 S/D 실리콘 위에 Ti, Co, 또는 Ni 을 스퍼터하고 어닐하면 자기정합 실리사이드가 생긴다. 산화물 위에서는 반응이 안 일어나 스페이서가 자연 마스크가 된다. 그래서 self-aligned silicide = salicide.

습식 스트립(SPM 등)으로 미반응 금속을 걷어 내는 순간, 칩은 비로소 저저항 단자를 갖는다.

6) MOL — 콘택, 텅스텐 플러그

콘택 하나가 안 열리면 그 트랜지스터는 세상에서 사라진다. 수천억 개 콘택의 오픈/브리지가 수율 파레토 1위인 팹이 많다. 보우(bow) 프로파일, 배리어 미커버리지, W 심(seam)이 단골 범인이다.

7) BEOL — 구리 도시의 반복 공사

알루미늄 배선(0.18 µm 이전 주류)은 식각으로 선을 깎았다. 구리는 식각이 거의 안 된다. 그래서 다마신: 절연막을 먼저 파고, 구리를 채워, CMP로 닦는다.

싱글 다마신: 비아와 메탈을 따로.

듀얼 다마신: 비아+메탈을 한 번에 채워 원가와 계면을 줄인다. 비아 퍼스트 / 트렌치 퍼스트 / 셀프얼라인 비아 등 변종이 파운드리마다 비밀 레시피.

스택:

M1은 가장 촘촘하고 얇다(속도). 위층으로 갈수록 두껍고 넓다(전력·클록). 평면 28 nm 로직이면 금속 8~10층이 흔하다. 임베디드는 5~6층으로 원가를 깎는다.

Low-k의 비극: 구리를 가까이 붙이면 용량이 커져 RC 지연이 폭발한다. 구멍을 낸 ULK는 약해서 CMP와 패키지 스트레스에 크랙이 난다. 그래서 k를 낮추는 전쟁과, 안 깨지게 하는 전쟁이 동시에 진행된다.

8) 패시베이션, 패드, 테스트

여기까지가 표준 평면 CMOS 플로우의 끝이다. 이후는 어셈블리 세상.

단위 스텝을 “왜 이 온도인가”로 다시 읽기

열 예산은 위에서 아래로 합산한다. BEOL을 열 때마다 FEOL 정션이 미세하게 움직인다. 그래서 후반 공정은 집요하게 저온이다.

⚠️ 나노 한계 결함 및 현장 해결책

평면 CMOS가 28 nm 근처에서 “표준의 왕좌”를 내준 이유와, 그 이전부터 팹이 싸워 온 불량을 묶어서 본다.

1. 단채널 효과 (SCE)와 누설

게이트가 짧아지면 드레인 전계가 채널을 뚫고 문턱을 끌어내린다(DIBL). 끄면 꺼지지 않는 트랜지스터가 된다.

2. 게이트 누설과 소프트 브레이크다운

SiO2 1.2 nm는 터널링 창살이다. 칩 전체가 꺼져 있어도 와트가 샌다.

3. 랜덤 도펀트 요동 (RDF)

채널에 붕소 원자가 몇십 개. 같은 레이아웃인데 Vt가 제각각. SRAM 6T는 이 때문에 셀 면적과 Vmin이 결정된다. 해결은 도핑을 줄이는 방향 — 결국 완전공핍 FinFET/FDSOI로 이어진다.

4. 래치업

기생 NPN+PNP가 사이리스터를 이룬다. I/O 핀에 ESD 한 방이 들어가면 칩이 켜진 채로 녹는다.

5. 핫캐리어 (HCI)

짧은 채널의 고전계가 전자를 가속해 산화막에 처박는다. 수명 동안 Id sat이 mar는다. 드레인 엔지니어링, 전압 스펙 다운, 스페이서 최적화가 약.

6. 실리사이드·콘택

좁은 라인 NiSi 뭉침, 콘택 오픈, 배리어 미커버. 인라인 CD-SEM, e-beam 검사, voltage contrast가 수율 탐정이다.

7. Cu 일렉트로마이그레이션 / TDDB

전자바람이 Cu 원자를 쓸어 via를 비운다. Low-k는 전계에 약해 TDDB. 캡층, via 필릿, 전류 밀도 룰, 수분 봉지가 해법. 패키지 리플로 260 °C가 ULK 크랙을 내는 칩-패키지 상호작용(CPI) 도 평면 후반 세대의 단골 사고다.

8. 파티클과 스크래치

CMP 스크래치 한 줄이 메탈 브리지. 세정 후 워터마크가 게이트 위에 앉으면 그 다이는 사망. 팹의 진짜 전쟁은 사진보다 청소에 가깝다.

📊 세대별·방식별 스펙 비교

같은 28 nm라도 HPC 고성능 버전, LP 저누설, HPC+ 중간이 나뉜다. Vt를 3~4종(SVT/LVT/ULVT/HVT) 심는 멀티 Vt가 표준이다. 마스크가 늘고 주입 스텝이 늘지만, 라이브러리가 전력을 고른다.

DRAM 주변 회로는 이 플로우를 커패시터 고온(셀 산화, 스택 식각 후 어닐) 과 싸워 가며 끼워 넣는다. 로직 순수 플로우보다 열 예산이 가혹해 실리사이드와 정션이 항상 타협 대상이다.

🏢 글로벌 파운드리·메모리·장비 생태계 및 업계 실측

현장 실측 감각 (공개 범위에서):

공정 통합자가 매일 외우는 우선순위

1. 열 예산 역산: 마지막 어닐부터 적어 내려가며 정션 프로파일을 지킨다. 2. 계면 청정: 게이트 산화 직전 HF-last의 대기 시간(queue time)이 분 단위로 GOI를 가른다. 3. 스트레스 밸런스: STI, CESL, 실리사이드, 메탈 슬롯이 워페이지를 만들고 리소 오버레이를 망친다. 4. 디자인 룰과의 계약: 최소 게이트, 콘택 엔클로저, via 커버, 안테나 룰, 래치업 간격 — 공정이 못 지키면 룰을 늘리고, 룰을 늘리면 칩이 비대해진다. 5. 모듈 독립성 환상 버리기: 콘택 식각이 게이트 스페이서를 깎으면 실리사이드가 죽는다. 한 모듈의 “개선”이 세 모듈의 불량이다.

실무자가 그리는 “한 사이클”의 감정선

아침 미팅의 파레토는 늘 비슷하다. 파티클, 스크래치, CD, 오버레이, 막두께. 극적인 불량은 오히려 드물다. 평면 CMOS 표준 플로우가 강력한 이유는 천 번을 반복해도 같은 트랜지스터가 나오게 만든 레시피의 보수성 이다. 혁신이 필요할 때는 모듈 하나만 갈아 끼운다. SiO2를 HfO2로, Al을 Cu로, TiSi2를 NiSi로. 뼈대(격리-게이트-정션-콘택-배선-보호)는 60년 가까이 같다.

그 뼈대를 이해하면 FinFET도 GAA도 같은 문장의 수식어로 읽힌다. 채널 모양만 바뀌었을 뿐, 웨이퍼는 여전히 같은 순서로 집을 짓는다.

🔗 관련 링크

핸드북 내부 연계 학습:

관련 챕터: 2.1 웨이퍼와 결정 · 2.2 산화/확산/이온주입 · 2.3 리소그래피 · 2.4 식각과 CMP · 2.6 salicide와 MOL · 2.7 Cu/low-k BEOL · 3.x 단채널과 HKMG · 4.x FinFET으로의 전환.