문턱전압(Vth) 및 헤일로 도핑 엔지니어링
Threshold Voltage (Vth) & Halo Doping Engineering
일함수 차이, 기판 바이어스 효과 및 문턱전압 롤오프 방어
2.2 문턱전압(Vth) 물성 및 도핑 엔지니어링
🎨 눈으로 보는 구조: 평면 MOSFET에서 GAA까지 문지기의 진화
💡 [3D 공학 정밀 구조도] 미세 MOSFET 문턱전압(Vth) 엔지니어링: 헤일로/포켓(Halo) 이온주입, 역행성 웰 및 HKMG 일함수 제어
1. 4대 Multi-Vt 플레이버 대조: eLVT vs LVT vs RVT vs HVT
💡 [4대 Multi-Vt 플레이버 대조 배너] eLVT(0.20V 초고속) vs LVT(0.28V) vs RVT(0.35V 표준) vs HVT(0.45V 초저누설)
*<b>💡 [4대 Multi-Vt 플레이버 대조 배너] 게이트 오버드라이브, 구동 전류(Ion), 오프 누설(Ioff) 10000배 차단 및 칩 PPA 최적 분배</b>*
2. Vth 제어 패러다임 진화사: 벌크 채널 도핑에서 2nm GAA 무도핑+다이폴까지
💡 [Vth 제어 패러다임 진화사 인포그래픽] 1세대 균일 도핑(130nm) → 2세대 할로 포켓/RDF(45nm) → 3/4세대 HKMG WFM 및 2nm GAA 무도핑+다이폴
*<b>💡 [Vth 제어 패러다임 진화사 인포그래픽] 50년간 핵심이던 불순물 도핑을 영구 퇴출하고 100% 무도핑 채널과 원자층 다이폴로 문턱전압을 제어한 진화</b>*
3. 문턱전압 6단계 튜닝 시퀀스 & Multi-Vt 폐루프 팹 게이트
💡 [Vth 6단계 튜닝 시퀀스 및 Multi-Vt 폐루프 게이트] 역행성 웰 → 할로 포켓 이온주입 → WFM 일함수 ALD → 원자 다이폴 → Multi-Vt 분기 → 3σ 산포 폐루프
*<b>💡 [Vth 6단계 튜닝 시퀀스 및 Multi-Vt 폐루프 게이트] WFM(TiAlC/TiN), La/Al 다이폴(±150mV), 목표 Vth(±15mV), 3σ 산포(<30mV), Cpk>1.67 감시 폐루프</b>*
4. 문턱전압 요동 4대 핵심 결함 및 나노스케일 극복 트리
💡 [Vth 4대 결함 및 극복 트리] 랜덤 도펀트 요동(RDF) · 단채널 롤오프(DIBL) · 기판 바이어스 효과(Body Effect) · 일함수 결정립 변동(WGV) 극복 트리
*<b>💡 [Vth 4대 결함 및 극복 트리] GAA 무도핑 채널, 4면 포위 게이트, FD-SOI 능동 백바이어스, 비정질(Amorphous) TiAlC ALD 합금 극복 로드맵</b>*
🔍 왜 필요한가? — 스위치 에너지와 대기 전력의 지옥의 줄다리기
1. ‘꺼진 스위치’가 전기를 먹는 비극 (서브스레숄드 누설)
이상적인 스위치는 꺼지면(V_GS < Vth) 흐르는 전류가 정확히 0이어야 합니다. 하지만 반도체는 열에너지를 가진 전자들이 볼츠만 통계에 따라 장벽을 타넘기 때문에, 문턱전압 아래에서도 전류가 로그 스케일로 천천히 줄어듭니다.
서브스레숄드 기울기(SS, Subthreshold Swing): 상온(300K)에서 물리적으로 도달할 수 있는 이론적 한계치는 약 60 mV/decade입니다.
즉, 게이트 전압을 60~75 mV 낮춰야만 누설 전류가 1/10로 줄어듭니다.
만약 연산 속도를 빠르게 하겠다고 Vth를 0.4V에서 0.1V로 300mV 낮춰버리면, 스위치가 꺼져 있을 때 흐르는 대기 전류(오프 누설, Ioff)는 무려 10⁴ = 10,000배 폭증합니다.
스마트폰을 쓰지도 않고 주머니에 넣어뒀는데 배터리가 뜨거워지며 반나절 만에 방전되는 이유가 바로 이 Vth 설계 마진 실패 때문입니다.
2. 문턱전압을 높이면 생기는 속도 저하 (VDD - Vth 드라이브 전류)
그렇다면 누설을 완전히 잡기 위해 Vth를 0.7V처럼 넉넉하게 높이면 어떻게 될까요? MOSFET의 온-상태 포화 구동 전류는 게이트 오버드라이브 전압에 비례합니다:
현대 3nm 로직의 전원 전압(VDD)은 0.7V 내외입니다. 만약 Vth가 0.5V라면, 트랜지스터를 켜는 실질적 추진력(VDD - Vth)은 고작 0.2V에 불과해 연산 스피드가 처참하게 느려집니다. 반도체 설계는 결국 "누설을 막기 위해 Vth를 올릴 것인가, 속도를 위해 Vth를 내릴 것인가"의 극단적 타협점(Trade-off) 위에 있습니다.
3. 통계적 불순물 난수 요동 (RDF: Random Dopant Fluctuation)
채널 부피가 10 nm × 10 nm × 30 nm 수준으로 쪼그라들면, 10¹⁸ cm⁻³라는 고농도 도핑을 해도 채널 공간 전체에 들어가는 붕소(B) 원자는 평균 30개에 불과합니다.
어떤 트랜지스터에는 우연히 25개가 들어가고, 바로 옆 트랜지스터에는 35개가 들어갑니다.
이 불과 10개의 도펀트 원자 차이 때문에 인접한 두 소자의 문턱전압이 50~100 mV씩 차이가 납니다 (펠그롬의 법칙: σ_Vth ∝ 1√(WL)).
수십억 개의 비트가 완벽하게 대칭을 이뤄야 하는 SRAM 셀에서 이 RDF가 발생하면, 특정 셀이 데이터를 기억하지 못하고 뒤집히는 불량이 터집니다. 이것이 14nm 이후 채널 도핑을 완전히 포기하고 무도핑(Undoped) FinFET/GAA로 도망친 결정적 이유입니다.
📐 이론을 지탱하는 3대 수식과 직관적 물리
문턱전압 엔지니어링은 일함수, 기판 바이어스, 그리고 원자 단위 무작위 도펀트 요동(RDF)을 제어하는 정밀 나노 제어학이다.
[수식 1] 고전적 문턱전압 완전 방정식 (Classical Threshold Voltage)
MOSFET 채널에 강반전층이 열리기 위해 게이트에 걸어야 하는 총 문턱전압:
V_FB: 평탄대 전압 (게이트 금속 일함수에 의해 튜닝)
2φ_B: 실리콘 표면을 N형으로 반전시키는 데 필요한 표면 밴드 휨 에너지
마지막 항: 게이트 아래 공핍층의 공간전하를 받쳐주는 데 소모되는 게이트 산화막 전압 강하
직관적 비유 (지하 벙커의 삼중 방어선):
문을 열기 위해 먼저 문짝의 잠금장치 무게(V_FB)를 들어 올리고, 바닥의 둔덕(2φ_B)을 넘은 뒤, 문 뒤에 쌓인 모래주머니(공핍 전하량)까지 밀어내야 비로소 군대(전자 채널)가 통과할 수 있습니다.
[수식 2] 바디 바이어스 효과 계수 (Body Effect)
소스와 기판(Body) 사이에 역방향 전압 V_BS가 걸릴 때 문턱전압이 치솟는 현상:
기판에 음(-)전압을 걸면 공핍층이 두꺼워져 Vth가 높아져 대기 누설 전류를 끄고(RBB), 순방향 전압을 걸면 Vth를 낮춰 순간 동작 속도를 폭발(FBB)시키는 저전력 제어 기법
직관적 비유 (스프링 장력 조절기):
밸브 핸들 밑에 달린 스프링을 바닥에서 잡아당겨 팽팽하게 만들면(V_BS < 0) 밸브를 열기 위해 훨씬 더 큰 힘(Vth 상승)이 필요해져 물 한 방울도 새지 않게 꽉 잠깁니다.
[수식 3] 무작위 도펀트 요동 통계 편차 (Random Dopant Fluctuation, RDF)
트랜지스터 체적이 원자 수준으로 작아지며 채널 내부 도펀트 개수 편차에 의해 발생하는 Vth 산포:
게이트 면적(W × L)이 10 nm 스케일로 줄어들면 채널 내 도펀트 원자 수가 불과 20~ 30개에 불과해, 단 2개의 원자 수 차이로도 문턱전압이 수십 mV씩 출렁여 SRAM 셀 동작 마진 붕괴
직관적 비유 (소금 한 꼬집의 복불복):
거대한 국솥(구형 노드)에서는 소금 한 꼬집의 오차가 맛에 영향을 주지 않지만, 간장 종지 100개(나노 채널)에 소금을 뿌리면 어떤 종지에는 소금 알갱이가 3개 들어가 짜고 어떤 종지에는 1개만 들어가 싱거운 극심한 맛의 편차가 생깁니다.
⚙️ 심층 작동 메커니즘 & 팹 엔지니어링 4대 조절 손잡이
문턱전압 Vth를 결정하는 기초 물리 방정식은 다음과 같습니다:
여기서 플랫밴드 전압 V_FB = Φ_m - Φ_s - (Q_ox / C_ox) 입니다. 팹 현장에서 엔지니어가 만지는 4개의 물리적 손잡이는 다음과 같습니다.
1. 웰(Well) 및 채널 역도핑 농도 엔지니어링
레트로그레이드 웰(Retrograde Well): 표면의 불순물 농도는 낮춰서 캐리어의 전자기적 산란(Coulomb Scattering)을 막아 이동도를 극대화하고, 표면 아래 50~100nm 깊이의 농도는 급격히 높여 바닥으로 전류가 새는 펀치스루(Punch-through)를 방어합니다.
카운터 도핑(Counter Doping): 주입 에너지를 극도로 낮춰 표면 수 나노미터 영역에만 반대 타입 불순물을 얇게 깔아 문턱전압을 낮추는 방식(eLVT 제작용)입니다.
2. 국소 할로(Halo) / 포켓(Pocket) 각도 주입
채널 전체에 도펀트를 넣지 않고, 소스와 드레인의 정션(접합) 바로 앞 모서리에만 4방향 쿼드(Quad) 틸트(20°~45°)로 불순물을 경사 주입합니다.
채널 중앙은 이동도가 높은 청정 고속도로로 남겨두고, 드레인 전계가 침투해 들어오는 길목에만 철갑 방패를 세워 단채널 롤오프를 억제합니다.
3. 일함수 금속(WFM: Workfunction Metal) 스택 공학
HKMG(High-k Metal Gate) 도입 이후, 문턱전압의 메인 컨트롤러는 도핑이 아니라 금속의 일함수(Φ_m)로 완전히 넘어왔습니다.
nFET 타겟 일함수: 실리콘 전도대(Conduction Band) 끝인 4.0 ~ 4.2 eV가 필요합니다. 알루미늄(Al)이 풍부하게 함유된 TiAl, TiAlC, TaAlC 극박막을 원자층 증착(ALD)으로 형성합니다.
pFET 타겟 일함수: 실리콘 가전자대(Valence Band) 끝인 5.0 ~ 5.2 eV가 필요합니다. 질소가 풍부한 TiN, TaN, Mo, Ru 합금을 사용합니다.
N/P 듀얼 일함수 패터닝 공정:
1. 전체 웨이퍼에 p-일함수 금속(TiN)을 2nm 증착합니다. 2. 리소그래피 마스크로 nFET 영역만 노출시킨 뒤, 습식/건식 식각으로 TiN을 선택 제거합니다. 3. 전체에 n-일함수 금속(TiAlC)을 증착합니다. 4. 이를 통해 동일 웨이퍼 상에서 nFET와 pFET의 Vth를 각각 대칭적으로 완벽하게 세팅합니다.
4. 차세대 계면 쌍극자(Dipole) 엔지니어링 (GAA 2nm 필수)
GAA(Gate-All-Around) 나노시트의 미세한 틈새(시트 간격 8~10nm)에는 여러 겹의 두꺼운 일함수 금속을 채워 넣을 공간이 없습니다. 여기서 탄생한 나노 기술이 원자층 쌍극자(Dipole)입니다.
란타넘 계열(La₂O₃) 쌍극자: HfO₂ 고유전율막 위에 La₂O₃를 0.2~0.5nm(단원자 1~2개 층)만 얇게 올리고 열처리하면, La 원자가 계면으로 확산하여 전기적 쌍극자 모멘트를 형성합니다. 이로 인해 유효 일함수가 아래로 떨어져 nFET의 Vth가 100~200 mV 마이너스 시프트됩니다.
알루미늄 계열(Al₂O₃) 쌍극자: 반대로 Al 원자는 반대 방향 쌍극자를 형성하여 pFET의 Vth를 플러스 방향으로 시프트시킵니다.
금속 두께를 두껍게 쌓지 않고도 화학적 쌍극자 하나로 문턱전압을 나노미터 레벨에서 요리하는 최첨단 팹의 비기입니다.
💡 한 칩에 4~5단계 문턱전압을 만드는 멀티-Vt 아키텍처
현대 모바일 AP나 서버 CPU는 칩 하나에 최대 5종류의 문턱전압 라이브러리를 섞어서 설계합니다:
| 멀티 문턱전압 등급 | 공칭 문턱전압 (Vth) | 지연 시간 (Speed) 및 온-전류 | 오프 누설전류 (Ioff) | SoC 칩 내 주 배치 영역 |
|---|---|---|---|---|
| eLVT (Extra Low Vt) | ~ 0.20 V | 초고속 최상 (Highest Speed) | 누설전류 극대 (Highest Leakage) | CPU/GPU 크리티컬 연산 패스, 클록 트리 |
| LVT (Low Vt) | ~ 0.28 V | 고속 연산 (High Speed) | 누설전류 다소 높음 | 산술 논리 연산 유닛 (ALU), 고성능 로직 셀 |
| RVT (Regular Vt) | ~ 0.35 V | 표준 밸런스 속도 | 표준 누설전류 제어 | 범용 제어 로직, 버스 인터페이스, 표준 셀 |
| HVT (High Vt) | ~ 0.45 V | 저속 연산 (Low Speed) | 극저 누설 (Ultra-low Leakage) | 상시 전원 블록, 저전력 슬립 모드 회로, 센서 |
| Vt 등급 | 공칭 Vth | 상대적 연산 딜레이 | 대기 누설 전류(Ioff) | 칩 내 주요 배치 위치 |
|---|---|---|---|---|
| eLVT / SLVT | 0.18 ~ 0.22 V | 가장 빠름 (기준 1.0x) | 매우 높음 (100x) | CPU 초고클럭 ALU의 최장 지연 경로(Critical Path) |
| LVT | 0.25 ~ 0.30 V | 빠름 (1.15x) | 높음 (10x) | GPU 셰이더 코어, NPU 매트릭스 곱셈 유닛 |
| RVT / SVT | 0.33 ~ 0.38 V | 보통 (1.30x) | 낮음 (1x) | 시스템 버스, 메모리 컨트롤러, 범용 컨트롤 로직 |
| HVT / uHVT | 0.42 ~ 0.50 V | 느림 (1.60x) | 극저 누설 (0.01x) | 전원 차단 파워 스위치 트랜지스터, 배터리 상시 감시 회로 |
⚠️ 나노 한계 결함 및 현장 공정 해결책
| 결함 모드 | 현장 발현 현상 | 발생 메커니즘 | 파운드리 핵심 공정 해결책 |
|---|---|---|---|
| Vth 롤오프 (Roll-off) | 게이트 길이가 줄어들 때 Vth가 급경사로 추락, 오프 누설 폭증 | 드레인의 역방향 바이어스 공핍층이 소스 전위 장벽을 선제적으로 침식 (전하 공유 모델) | 슈퍼스팁 역경사 웰(Retrograde Well) 구축, 극박 EOT(<0.9 nm), FinFET/GAA 3D 구조 전면 도입 |
| DIBL (드레인 유도 장벽 감소) | V_DS가 높아지면 Vth가 주저앉아 트랜지스터가 꺼지지 않음 | 드레인의 2차원 수평 전계가 게이트를 제치고 소스 끝 접합 장벽을 직접 낮춤 | 소스/드레인 아래 펀치스루 스톱퍼(PTS) 주입, 소스·드레인 이너 스페이서(Inner Spacer) 유전율 최적화 |
| RDF (무작위 불순물 요동) | 같은 웨이퍼, 동일한 크기의 인접 소자 간 Vth 편차(σ_Vth) 극대화 | 극미세 채널 내부 도펀트 원자 수가 통계적으로 20~30개에 불과해 포아송 분포 노이즈 발생 | 언도프(Undoped) 채널 전면 적용 (FinFET/GAA), 채널 불순물 의존도를 제로화하고 일함수로만 제어 |
| 일함수 금속 상호 확산 | 고온 어닐링 후 nFET/pFET의 Vth가 서로 오염되며 대칭 붕괴 | TiAl의 Al 원자가 후속 고온 열처리 시 게이트 산화막을 뚫고 채널로 확산하거나 반대편으로 이동 | 극박 캡슐화 TaN 확산 방지막 삽입, 열처리 버짓(Thermal Budget)을 900℃ 이하 msec 레이저 어닐로 제한 |
| 산소 공공(Oxygen Vacancy)에 의한 PBTI | 칩 가동 수개월 후 nFET의 문턱전압이 양(+)의 방향으로 이동하여 칩 속도 둔화 | HfO₂ 결정 격자 내 산소 공공 트랩에 전자가 포획되어 고정 음전하처럼 작용 | 질소 플라즈마 후처리(DPN) 및 오존 고온 치유 어닐(PDA)을 통해 산소 결함 치유 |
📊 세대별·소자 구조별 Vth 엔지니어링 스펙 비교
| 비교 항목 | 180nm ~ 90nm (평면) | 45nm ~ 28nm (HKMG 평면) | 16nm ~ 5nm (FinFET) | 3nm ~ 2nm (GAA Nanosheet) |
|---|---|---|---|---|
| 채널 구조 | 벌크 실리콘 평면 | 벌크 실리콘 평면 + SiGe | 3차원 수직 핀(Fin) | 3차원 적층 나노시트(4면) |
| 채널 도핑 상태 | 고농도 균일 도핑 (10¹⁷~ 10¹⁸) | 레트로그레이드 + 고농도 Halo | 의도적 무도핑 (Undoped) | 완전 무도핑 (Intrinsically Pure) |
| 게이트 재질 | n+/p+ 도핑 폴리실리콘 | HfO₂ + TiN/TaN 메탈게이트 | HfO₂ + 다중 일함수 금속(WFM) | 극박 HfO₂ + 쌍극자(La/Al) + WFM |
| Vth 결정 주원인 | 기판 채널 도핑 농도 (Na, Nd) | Halo 주입량 + 게이트 일함수 | 금속 게이트 두께 및 복합 일함수 | 양자 구속 폭 + 계면 쌍극자(Dipole) |
| RDF 편차 (σ_Vth) | ~10 mV (양호) | ~35 mV (심각한 수율 저하) | ~12 mV (무도핑으로 대폭 회복) | <8 mV (초균일 특성 달성) |
| 제공 Multi-Vt 단계 | 2단계 (SVT, HVT) | 3단계 (LVT, SVT, HVT) | 4단계 (eLVT, LVT, SVT, HVT) | 5단계 (uLVT ~ uHVT 정밀 세분화) |
🏢 글로벌 파운드리·메모리 4대 기업의 Vth 실전 공학
1. TSMC (대만)
N3B / N3E 멀티-Vt 아키텍처: TSMC는 3nm 공정에서 무려 4~5단계의 Vt(eLVT, LVT, SVT, HVT, uHVT)를 제공합니다. FinFET에서 GAA(N2)로 넘어가면서 WFM 금속 스택의 두께 차이 대신 화학적 다이폴(Dipole) 박막을 도입하여 시트 사이의 협소한 게이트 공간 문제를 완벽히 해결했습니다.
FinFlex 기술: 3nm 공정에서 블록별로 3-2 Fin, 2-2 Fin, 2-1 Fin을 조합하여 셀 높이와 구동력, Vth를 동시 튜닝하는 독보적 유연성을 파운드리 고객사에 제공합니다.
2. 삼성전자 파운드리 (한국)
세계 최초 3nm GAA(MBCFET) 양산: 삼성전자는 2022년 세계 최초로 GAA 나노시트를 상용화했습니다. 나노시트 폭(Wns)을 레이아웃 단계에서 20nm~50nm까지 가변적으로 설계하여 채널 전류와 유효 문턱전압을 제어하는 독창적 자유도를 갖추었습니다.
SiGe p-채널 도입: pFET의 문턱전압 안정성과 홀 이동도를 높이기 위해 채널 영역에 실리콘 게르마늄(SiGe) 에피택시를 적용하여 경쟁사 대비 높은 pFET 구동력을 확보했습니다.
3. 인텔 (미국)
RibbonFET & PowerVia 18A (20A는 2024-09 취소, 18A로 통합): 인텔은 4면 게이트를 둘러싼 RibbonFET에 후면 전력 공급망(BSPDN)을 최초 결합했습니다. 전원 배선이 웨이퍼 뒷면으로 빠지면서 IR Drop이 85% 이상 저감되고 전면 배선이 신호 전용으로 확보되어, 셀 활용률과 전력 무결성이 극대화됐습니다. 그 결과 Vth 타깃을 더 낮게 잡아도 전원 노이즈에 의한 유효 Vth 산포 마진을 지킬 수 있게 됐습니다.
4. SK하이닉스 & 삼성 메모리 (DRAM 공학)
1c nm 극저누설 셀 트랜지스터: 로직과 달리 DRAM은 전하 보존(Data Retention) 시간이 생명이므로, 셀 트랜지스터의 Vth는 0.7~1.0 V 수준으로 로직(0.2~0.4 V) 대비 매우 높게 설계하고, 음의 워드라인 오프 전압(VBB)으로 누설을 추가 억제합니다.
누설을 막기 위해 평면이 아닌 실리콘 기판을 깊게 파낸 새들핀(Saddle-Fin) 및 매립형 게이트(BCAT) 구조를 사용하며, 채널 길이를 억지로 늘려 오프 누설을 10⁻¹⁵ A 수준으로 봉쇄합니다.
🔗 관련 링크
핸드북 전체 목차 (MOC)
이전 기초: MOS 커패시터와 반전층 물성
이전 소자: 점진적 채널 근사(GCA) 및 I-V 동작
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차세대 진화: 3D GAA 나노시트와 4면 게이트 포위
공학 정본 원문: 2.2 문턱전압 물성 및 도핑 엔지니어링
연계 실시간 산업 동향
※ 해당 개념의 24시간 내 직접 속보가 없어 반도체 공학 편 대표 실시간 공급망 뉴스를 연동합니다.
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Programmable nonlinearity within nanophotonic waveguides
Benjamin A. Ash, Ryotatsu Yanagimoto, Mandar M. Sohoni et al.
Nonlinear nanophotonics enables the engineering of optical functions using light-matter interactions in nanoscale structures with carefully designed geometries. Phase matching in nonlinear optics is typically essential for realizing high efficiency for desired processes and engineering of sophisticated functions, but it can be challenging to reliably achieve in nanophotonic waveguides. Conventionally, phase matching in nanophotonics is achieved through nanofabrication, e.g., by poling a device's nonlinear material using electrodes with fixed geometry. This approach has two drawbacks: the optical functions a device can perform are fixed at the time of fabrication, and the device's performance can be degraded by fabrication imperfections. Here, we circumvent these limitations by engineering programmable $χ^{(2)}$ holograms inside nanophotonic waveguides, enabling reconfigurable quasi-phase matching that can be updated after device fabrication in approximately one second. By projecting structured optical illumination onto photoconductive electrodes, we generated spatial patterns of electric-field-induced $χ^{(2)}$ to exert spectral, modal, and polarization control over three-wave mixing processes. This programmability also allowed us to employ closed-loop in situ optimization to compensate for phase mismatch in complex waveguide structures, such as width-modulated waveguides and spiral waveguides exceeding 10 cm in length. Furthermore, we show that programmable nonlinearity enables powerful in situ diagnostics, including direct dispersion measurements of various transverse modes and on-chip wavefront phase tomography. Our work opens up the possibility of building cascaded nonlinear nanophotonic systems where yield issues due to fabrication variations can be sidestepped while retaining the benefits of etched waveguides such as confinement and dispersion engineering.
Single-Pulse Optical Switching combined with Current-Induced Motion of Skyrmionic Spin Textures
Edoardo Mangini, Duc Minh Tran, Boonthum Kunyangyuen et al.
Magnetic skyrmions are promising nanoscale information carriers because their position can be manipulated by electrical currents. The additional ability of deterministic control of the spin structure would allow the use of magnetic skyrmions as multi-state bits, expanding the capabilities of skyrmion devices further. Such control could be realized by coupling all-optical helicity independent switching of magnetization (AO-HIS) to magnetic skyrmions. This is realized in a Pt/Ir/CoB/Gd/Pt multilayer that is engineered to stabilize magnetic skyrmions and, at the same time, enable AO-HIS by single ultrafast laser pulse. Laser excitation is used to write skyrmionic textures, whose polarity is selected by a small applied out-of-plane field. A single 30 fs laser pulse is then used to toggle the magnetization of an illuminated region containing skyrmionic textures, reversing their polarities without requiring any magnetic field or current pulses. This establishes deterministic optical switching of the skyrmion spin structure as a new manipulation channel, distinct from previously reported optical nucleation and annihilation. The material is then patterned into a wire, to combine the optical manipulation with current-induced skyrmion motion. These results establish a route toward opto-spintronic skyrmion devices in which light programs the internal state of a skyrmion and electrical currents control its position.