목차: Ch 1.5 MOS 커패시터 물리 및 C-V 특성

Ch 1.5난이도 L3공학 정본 백서

MOS 커패시터 물리 및 C-V 특성

MOS Capacitor Physics & C-V Profiling

정본 핸드북 원문

축적·공핍·반전 상태 전이와 계면 포획 전하 정밀 분석

[CTO 특강 팩트북 연계] 물리 수식 유도, 장비 파라미터 및 독점 밸류체인 로우 데이터 수록.

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연계 개념:planar

1.5 MOS 커패시터 및 C-V 특성 물리 — 트랜지스터의 심장이자 팹의 무파괴 X-ray

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- MOS 커패시터는 "얇은 유리창(게이트 절연막)을 사이에 두고 마주 선 강력한 자석(게이트 금속)과 쇳가루 풀(실리콘 기판)"입니다. - 축적 (Accumulation): 자석이 같은 극(음전압)을 밀면 다수 캐리어인 정공(Hole)들이 유리창 바로 밑에 빽빽하게 달라붙습니다. - 공핍 (Depletion): 자석을 약한 반대 극(약한 양전압)으로 바꾸면 정공들이 뒤로 도망치며 유리창 밑이 텅 빈 사막(공핍층)이 됩니다. - 반전 (Inversion): 자석을 아주 강력한 양전압으로 당기면 실리콘 깊은 곳에 숨어 있던 소수 캐리어 전자들이 순식간에 유리창 밑으로 끌려와 거대한 “전자 호수(반전층 = 전도 채널)”를 만듭니다. - 전압을 위아래로 흔들며 정전용량을 측정하는 C-V 분석은 반도체를 부수지 않고도 게이트 산화막 두께(EOT), 계면의 불순물 찌꺼기(Dit), 고정 전하(Qf)를 원자 수준에서 정밀하게 읽어내는 팹 현장의 비파괴 초음파 검진기입니다.

🎨 눈으로 보는 구조 — 3대 동작 상태 및 C-V 곡선

💡 [3D 공학 정밀 구조도] MOS 커패시터 축적·공핍·강반전 3대 동작 영역 밴드 다이어그램 및 고주파/저주파 C-V 특성 곡선

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💡 [3D 공학 정밀 구조도] 게이트 전압에 따른 MOS 커패시터 3대 밴드 휨(축적 Vg<0, 공핍 0<Vg<Vth, 강반전 Vg>Vth) 및 소수 캐리어 응답 속도에 따른 저주파(LF) vs 고주파(HF) C-V 특성 곡선

1. MOS 커패시터 3대 바이어스 동작 영역 대조: 축적 vs 공핍 vs 강반전

💡 [MOS 3대 바이어스 영역 대조 배너] 축적(Vg<VFB, C=Cox) vs 공핍(VFB<Vg<Vth, C=Cox||Cdep) vs 강반전(Vg>Vth, CLF→Cox, CHF→Cmin)

*💡 [MOS 3대 바이어스 영역 대조 배너] 표면 전위(ψs) · 계면 전하 분포 · 고주파(HF) vs 저주파(LF) 정전용량 합성 및 MOSFET 채널 물리*

2. 게이트 스택 유전체 및 EOT 스케일링 진화사: SiO₂에서 High-k/HKMG 및 GAA까지

💡 [게이트 스택 유전체 진화사 인포그래픽] 1세대 열산화 SiO₂/Poly-Si (tox>2nm) → 2세대 질화산화막 SiON (EOT 1.2~1.5nm) → 3세대 HfO₂ HKMG & 2nm GAA (EOT≈0.7nm)

*💡 [게이트 스택 유전체 진화사 인포그래픽] 게이트 절연막 양자 터널링 한계를 물리적 두께 축소 대신 고유전율(High-k) 원자 치환으로 돌파한 나노 공학 진화*

3. MOS 커패시터 C-V 계측 시퀀스 및 팹 인라인 폐루프 게이트

💡 [C-V 계측 시퀀스 및 팹 인라인 폐루프 게이트] DC 전압 스윕 → AC 주파수 변조 → C-V 곡선 추출 → EOT 산출 → 계면 트랩(Dit) 적분 → 전하·누설 폐루프

*💡 [C-V 계측 시퀀스 및 팹 인라인 폐루프 게이트] 준정적 스윕, LCR 고·저주파 분산, EOT(±0.03nm) 판정, 포밍 가스 어닐(FGA 400℃) 피드백 폐루프*

4. MOS 커패시터 4대 핵심 절연막 결함 및 C-V 왜곡 극복 트리

💡 [MOS 4대 절연막 결함 및 C-V 왜곡 극복 트리] 계면 트랩(Dit 늘어짐) · 고정 전하(Qf VFB 시프트) · 가동 이온(Qm 히스테리시스) · 포획 전하(Not TDDB 파괴) 극복 트리

*💡 [MOS 4대 절연막 결함 및 C-V 왜곡 극복 트리] 수소 포밍가스 어닐(FGA), 고온 후열처리(POA), 인시츄 Cl 게터링, 저손상 원격 플라즈마 극복 로드맵*

🔍 왜 필요한가? — MOSFET의 물리학적 본질과 팹 계측

1. MOSFET은 MOS 커패시터에 '출입구'를 단 소자다

MOSFET의 게이트-산화막-채널 수직 단면은 완벽한 MOS 커패시터입니다. 소스(Source)와 드레인(Drain)은 단지 MOS 커패시터 표면에 형성된 반전층 전자 호수에 물(전류)을 넣고 빼기 위한 수도꼭지에 불과합니다.

따라서 MOS 커패시터의 정전용량, 전위 장벽, 계면 전하 제어 메커니즘을 모르면 3nm/2nm GAA 소자의 문턱전압(Vth)이나 구동 전류(Ion)를 설계할 수 없습니다.

2. 팹(Fab) 인라인 C-V 계측: 무파괴 불량 진단기

웨이퍼 공정 도중 트랜지스터를 일일이 배선까지 다 만들어 테스트하려면 수백 개의 공정을 거쳐야 하므로 수율 피드백이 수 주일 지연됩니다.

팹 스크라이브 라인(Scribe Line)에 가로세로 수십 μm 크기의 MOS 커패시터 테스트 패턴을 심어두고 C-V 곡선을 단 1초 만에 찍으면:

1. C_max: 게이트 산화막 물리적 두께 및 고유전율 유전율(kappa) 검증. 2. V_FB (Flatband Voltage) 좌우 이동: 산화막 내부 나트륨(Na⁺) 오염이나 고정 양전하(Qf) 유무 판별. 3. C-V 늘어짐(Stretch-out): 플라즈마 식각 손상으로 인한 실리콘 계면 댕글링 본드(Dit) 밀도 즉시 진단.

📐 이론을 지탱하는 3대 수식과 직관적 물리

MOS 커패시터는 게이트 전압으로 반도체 표면 전위를 제어하여 전하 축적, 공핍, 반전층을 형성하는 소자의 원형이다.

[수식 1] 평탄대 전압 방정식 (Flatband Voltage)

에너지 밴드가 구부러지지 않고 완벽한 수평(평탄대)을 이루기 위해 인가해야 하는 게이트 전압:

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📐 V_FB = Φ_ms - (Q_ox + Q_it) / Cox

Φ_ms: 게이트 금속과 실리콘 기판의 일함수 차이 (Work Function Difference)

Q_ox, Q_it: 산화막 내부 고정 전하 및 계면 트랩 전하 (양전하일수록 V_FB를 음의 방향으로 이동)

직관적 비유 (수평계의 영점 조절):

게이트 금속과 실리콘의 원래 높낮이 차이(Φ_ms)와 절연막 속에 갇힌 불순물 전하 때문에 저울이 한쪽으로 기울어져 있습니다. 이를 완벽한 수평(0V 기준점)으로 맞추기 위해 얹어주는 보정 무게추가 평탄대 전압입니다.

[수식 2] 등가 산화막 두께 (Equivalent Oxide Thickness, EOT)

고유전율(High-k) 절연막의 물리적 두께를 전통적 SiO₂ 두께로 환산한 값:

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📐 EOT = T_high-k × (k_SiO₂ / k_high-k) = T_high-k × (3.9 / k_high-k)

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📐 Cox = ε_SiO₂ / EOT

SiO₂를 1 nm 이하로 줄이면 양자 누설 전류가 폭발하므로, k=20인 HfO₂를 물리적 5 nm 두께로 두껍게 깔아 누설을 막으면서도 전기적으로는 EOT ≈ 1 nm의 강력한 정전용량을 확보

직관적 비유 (압축 스펀지와 콘크리트 방음벽):

얇은 유리창(SiO₂)은 쉽게 깨지고 열이 새어나가지만, 두꺼운 3중 단열 유리(HfO₂)를 대면 두께는 5배 두꺼워도 빛(전기장)은 똑같이 선명하게 통과시키면서 열 누설만 완벽히 차단합니다.

[수식 3] 강반전 문턱 표면 전위 (Strong Inversion Threshold)

반도체 표면에 전도 채널(반전층)이 완전하게 형성되는 임계 조건:

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📐 φ_s(inv) = 2φ_B = 2(kB · T / q) · ln(NA / n_i)

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📐 W_max = √(4 · ε_s · φ_B / (q · NA))

표면 전위가 페르미 포텐셜 φ_B의 2배에 도달하는 순간, 표면의 전자 농도가 기판 원래의 정공 농도와 같아지며 채널이 열리고 공핍층 폭은 W_max에서 성장을 멈춤

직관적 비유 (정치 판세의 뒤집기):

여당 지지자가 99%인 지역구(P형 기판)에서 선거 캠페인(게이트 전압)을 강하게 밀어붙여, 바닥 표면의 여론이 정확히 야당 99%(N형 전자 반전층)로 뒤집히는 순간이 바로 소자가 켜지는 문턱 전위입니다.

⚙️ 심층 수학적 정식화 및 C-V 물리 방정식

1. 평탄대 전압 (Flatband Voltage: V_FB)

게이트 금속과 실리콘 사이의 일함수 차이(φ_ms) 및 절연막 내부의 유효 전하(Q_ox)에 의해 에너지 밴드가 평평해지는 기준 전압:

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📐 V_FB = φ_ms - Q_ox / Cox = (Φ_m - Φ_s) - (1 / Cox) · ∫₀^tox (x / tox) · ρ(x) dx

산화막 내 전하 Q_ox는 고정 산화막 전하(Qf), 이동성 이온 전하(Q_m), 산화막 포획 전하(Qot), 계면 트랩 전하(Q_it)의 총합입니다.

양전하(Qf > 0)가 존재하면 C-V 곡선 전체가 음의 방향(-V_g)으로 평행 이동(Shift)합니다.

2. 최대 공핍층 폭 (W_d,max) 및 벌크 페르미 전위 (φ_B)

게이트 전압이 상승하여 표면 전위가 psi_s = 2φ_B에 도달하는 순간 강반전(Strong Inversion)이 시작되며, 공핍층 두께는 더 이상 증가하지 않고 최대치에 도달합니다:

💡

📐 φ_B = (k · T / q) · ln(Na / n_i) ≈ 0.35 ~ 0.45 V (p-type Si)

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📐 W_d,max = √(4 · ε_s · φ_B / (q · Na))

여기서 ε_s는 실리콘 유전율(11.7 × 8.854 × 10⁻¹⁴ F/cm), Na는 기판 도핑 농도입니다.

3. 문턱 전압 (Threshold Voltage: Vth) 정식화

💡

📐 Vth = V_FB + 2φ_B + √(4 q · ε_s · Na · φ_B) / Cox = V_FB + 2φ_B + γ · √(2φ_B)

여기서 γ는 기판 바이어스 효과 계수(Body Effect Factor)입니다:

💡

📐 γ = √(2 q · ε_s · Na) / Cox [V^(1/2)]

4. 고주파(HF) 최저 정전용량 (C_min)

강반전 상태에서 고주파 AC 전압(100 kHz ~ 1 MHz)이 인가되면, 열적 생성-재결합 속도가 주파수를 따라가지 못해 반전층 전자는 AC 신호에 반응하지 못하고 공핍층 경계면의 정공만이 진동합니다:

💡

📐 1 / C_min = 1 / Cox + 1 / Cdep,min = (tox / ε_ox) + (W_d,max / ε_s)

💡

📐 C_min = Cox / [1 + (ε_ox · W_d,max) / (ε_s · tox)]

5. 나노 공정의 양자역학적 용량 저하: EOT와 C_Q

선단 노드에서는 총 게이트 정전용량이 산화막 용량뿐 아니라 양자역학적 효과에 의해 직렬 감소합니다:

💡

📐 1 / C_total = 1 / Cox + 1 / C_poly + 1 / C_Q

폴리 공핍 효과 (C_poly): 과거 폴리실리콘 게이트 사용 시 게이트 측에도 공핍층이 생겨 실효 EOT가 0.3~ 0.5 nm 증가 (HKMG 도입으로 금속 게이트화하여 완전 박멸).

양자역학적 전하 중심 이격 (z_avg): 파동함수가 계면에서 0이 되어야 하므로 전자 구름의 중심이 실리콘 계면으로부터 약 z_avg ≈ 1.0~ 1.2 nm 아래로 밀려나 위치함:

💡

📐 EOT_eff = EOT_physical + z_avg · (ε_SiO₂ / ε_s) ≈ EOT + 0.35 nm

이로 인해 2nm 공정에서는 설계 용량의 약 15~ 20%가 양자역학적으로 손실됩니다.

⚙️ 팹 현장 게이트 스택 엔지니어링 및 인라인 C-V 계측

핵심 공정 엔지니어링	MOS 물리적 목적 및 원리	팹 투입 장비 및 공정 조건
High-k 유전막 ALD (HfO2)	물리적 두께(t_phys ≈ 1.8 nm)를 유지하여 양자 터널링 누설을 억제하면서 EOT ≈ 0.7 nm 달성	ASM Pulsar / AMAT Olympia ALD. TEMAHf + H₂O/O₃, 250~ 300^°C 원자층 적층
계면층(Interfacial Layer, IL) 극박 산화	HfO₂가 실리콘에 직접 닿을 때 생기는 페르미 핀닝 및 Dit 폭증 방지용 초평탄 SiO_x 버퍼	TEL / SCREEN 급속 열산화(RTO) 또는 화학적 오존 산화. 두께 0.6~ 0.8 nm (± 0.05 nm 균일도)
원격 플라즈마 질화 (DPN)	IL 산화막에 질소(N)를 8~ 12% 주입하여 유전율을 높이고 하프늄 원자의 채널 침투 방지	AMAT Centura DPN. 유도 결합 질소 플라즈마, 저온 처리로 기판 격자 결함 손상 억제
다이폴 캡핑 (La2O3 / Al2O3)	IL과 High-k 계면에 나노 쌍극자(Dipole)를 유도하여 일함수를 시프트시켜 Vth 튜닝	Lam Research / TEL ALD. La₂O₃ (NMOS Vth 150mV 하강), Al₂O₃ (PMOS Vth 120mV 상승)

⚠️ 나노 한계 결함 및 현장 C-V 진단법

C-V 곡선 왜곡 형태	원인 공정 불량 결함 모드	결함 물리적 발생 메커니즘	팹 라인 해결 대책
곡선 완만화 (Stretch-out, 늘어짐)	계면 트랩 전하 (Interface Trapped Charge, Dit)	Si-SiO₂ 계면의 댕글링 본드가 페르미 준위 이동에 따라 전하를 포획/방출	고온 수소/중수소 열처리 (D₂ Anneal)로 미결합수 치유
수평 평행 이동 (Flatband Voltage Shift)	고정 산화막 전하 (Fixed Oxide Charge, Qf)	절연막 내부 미완결 결합으로 인해 영구적인 양전하 또는 음전하 층 형성	절연막 산화/증착 후 열처리(POA) 공정 가스 최적화
히스테리시스 (Hysteresis, 이력 현상)	산화막 포획 전하 (Oxide Trapped Charge, Qot)	게이트 전압을 올릴 때와 내릴 때 전하가 절연막 내부 깊은 트랩에 갇히고 풀림	결함 밀도가 극소화된 고순도 ALD 전구체 및 플라즈마 질화 적용

1. C-V 곡선의 완만한 늘어짐 (Stretch-out) → 계면 트랩 준위 (Dit):

플라즈마 건식 식각이나 이온주입 공정 손상으로 실리콘 계면에 댕글링 본드가 생기면, 게이트 전압이 변할 때마다 트랩에 전하가 충전/방전되어 C-V 곡선 기울기가 늘어집니다.

현장 진단: Terman 기법 또는 고-저주파 복합법(High-Low Method)으로 Dit 추출:

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📐 Dit = (Cox / q²) · [ (C_LF/Cox) / (1 - C_LF/Cox) - (C_HF/Cox) / (1 - C_HF/Cox) ] [cm⁻²·eV⁻¹]

Dit > 10¹¹ cm⁻²eV⁻¹ 초과 시 400^°C 포밍 가스 어닐(FGA, H₂/N₂) 리워크 투입. 2. C-V 곡선의 히스테리시스 (Hysteresis) → 산화막 벌크 트랩 (Qot):

게이트 전압을 -2 V → +2 V로 스윕할 때와 다시 +2 V → -2 V로 역스윕할 때 V_FB가 일치하지 않고 루프를 형성하는 현상.

High-k 벌크 내부의 산소 결함(Oxygen Vacancy)에 전자가 포획되었다가 빠져나오지 못해 발생하며, 이는 차후 BTI(Bias Temperature Instability) 소자 신뢰성 수명 단축의 결정적 전조 증상입니다.

📊 게이트 절연막 세대별 물리적 특성 비교

세대 구분	1세대: 열산화막 (SiO2)	2세대: 산질화막 (SiON)	3세대: planar HKMG	4세대: FinFET HKMG	5세대: 2nm GAA (Full ALD)
적용 노드	0.18 μm ~ 90 nm	65 nm ~ 45 nm	32 nm ~ 28 nm	14 nm ~ 5 nm	3nm / 2nm 노드
유전체 물질	순수 열산화 SiO₂	플라즈마 질화 SiON	HfO₂ + SiO_x IL	Hf_1-xZr_xO₂ + IL	초박막 HfO₂ + 다이폴 캡
유전상수 (kappa)	3.9	4.5~ 5.5	18~ 22	20~ 25	25~ 30
물리적 두께 (t_phys)	1.2~ 3.0 nm	1.2~ 1.6 nm	2.0~ 2.5 nm	1.6~ 1.8 nm	1.4~ 1.6 nm
실효 두께 (EOT)	1.2~ 3.0 nm	1.1~ 1.3 nm	0.9~ 1.0 nm	0.75~ 0.85 nm	0.70~ 0.80 nm
게이트 누설 전류 (I_g)	직접 터널링 폭증 (>1 A/cm²)	질소 도입으로 1/10 억제	High-k로 1/1000 급감	핀 3면 제어로 극저누설	4면 완전 포위 저누설 달성
게이트 전극 재료	n+/p+ 도핑 폴리실리콘	n+/p+ 도핑 폴리실리콘	TiN / TaN + 메탈 필	TiN / TiAlC + 텅스텐	원자층 단차 피복 초저저항 금속

🏢 글로벌 파운드리 생태계의 게이트 C-V 엔지니어링

인텔 (Intel): 2007년 45nm 공정에서 세계 최초로 High-k/Metal Gate(HKMG)를 양산에 성공시키며 인텔 틱톡 전략의 황금기를 열었으며, RibbonFET(18A; 20A는 2024-09 취소)에서는 4면을 감싸는 전주위 나노시트 유전체 ALD 및 다이폴 엔지니어링 집중.

TSMC: 28nm 노드에서 Gate-Last(RMG: Replacement Metal Gate) 방식을 완성하여 전 세계 파운드리 시장을 평정. N3 및 N2 노드에서는 극박 고유전율 계면 기술로 EOT를 0.7 nm 수준으로 유지하면서도 10년 수명 TDDB(경시성 절연 파괴) 신뢰성 달성.

삼성전자 파운드리: 14nm FinFET에 이어 3nm GAA(MBCFET)에서 4면 게이트 나노시트 사이의 10 nm 미세 틈새(Suspended Channel Gap)에 보이드 없이 ALD HfO2와 TiN/TiAl 금속을 빈틈없이 채워 넣는 정밀 유전체 매립 공정 양산화.

💡 한 줄 요약: 엔지니어링 핵심 고정

MOS 커패시터는 트랜지스터의 온/오프를 지배하는 정전기적 심장이며, C-V 곡선은 나노미터 스케일 게이트 절연막의 두께(EOT), 불순물 오염(Q_ox), 계면 손상(Dit)을 원자 단위로 실시간 해독하는 반도체 수율의 나침반입니다.

🔗 관련 링크

핸드북 전체 목차 (MOC)

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심화 연계: 2.2 문턱전압 엔지니어링 및 일함수 조절

메모리 유전체: 4.2 DRAM ZAZ 커패시터 및 HBM 스택

공학 정본 원문: 1.5 MOS 커패시터 및 C-V 특성 물리

정본: vol1_5_mos_capacitor.md

연계 실시간 산업 동향

총 6건

※ 해당 개념의 24시간 내 직접 속보가 없어 반도체 공학 편 대표 실시간 공급망 뉴스를 연동합니다.

디일렉10. 2.

SK하이닉스, 세계 최초 16단 HBM4 양산 출하 개시… TSMC CoWoS-L 공정 직결

SK하이닉스가 6세대 HBM4 16단 48GB 모듈 양산에 돌입했다. 베이스 다이에 TSMC 3나노 파운드리 공정을 적용하고 Cu-Cu 하이브리드 본딩을 결합하여 대역폭 2.2TB/s를 달성했다.

HBM4 16단 양산 및 베이스다이 로드맵원문

SemiAnalysis10. 2.

ASML, 차세대 0.55 High-NA EUV 노광기 'EXE:5200' 2026 출하 가속… 인텔·TSMC 14A 도입 경쟁

ASML이 시간당 웨이퍼 220매를 처리하는 0.55 NA High-NA EUV 상용 모델 EXE:5200 양산 라인 가동을 알렸다. 인텔 14A와 TSMC A14 공정의 2026-2027 도입 선점이 가시화된다.

High-NA 0.55NA 노광기 상용 출하원문

전자신문10. 1.

TSMC, 2나노(N2) GAA 공정 양산 수율 70% 돌파… 애플 A19 Pro 전량 단독 생산 확정

TSMC 신주 바오산 20팹의 2nm 나노시트(GAA) 공정 수율이 70%대에 안착하며 애플 차세대 AP A19 Pro 양산에 들어갔다. 고성능 HPC 고객사를 겨냥한 N2P 및 후면전력 A16 준비도 순항 중이다.

2nm GAA 나노시트 양산 수율원문

전자신문10. 1.

석 달 만에 '사상 최대'…'60조' 마이크론, 다음은 '190조' 삼전닉스

미국 메모리 반도체 기업 마이크론테크놀로지가 사상 최대 분기 실적을 기록했다. 인공지능(AI) 데이터센터 투자 확대가 메모리 수요를 끌어올린 결과다. 다음 분기 실적 전망도 시장 기대를 웃돌았다. 메모리 슈퍼사이클에 대한 기대감이 커지는 가운데 시장의 시선은 삼성...

반도체 공급망 관련원문

DIGITIMES Tech10. 1.

TSMC, AI 가속기 수요 폭증에 CoWoS 인터포저 생산능력 월 6.5만 장으로 긴급 증설

엔비디아 블랙웰 및 커스텀 ASIC 수요 확대에 따라 TSMC 타이난 첨단 패키징 6공장의 CoWoS-L/S 라인을 풀가동하고, 2026년 말까지 월 생산능력을 기존 목표치 대비 25% 상향했다.

CoWoS-L 2.5D 인터포저 증설원문

디일렉10. 1.

삼성전기·SKC, 2026 차세대 글라스 기판 파일럿 라인 가동… 대면적 칩렛 패키징 패러다임 전환

유기 기판(FC-BGA)의 휨 현상과 미세 피치 한계를 극복하는 글라스 기판이 양산 검증에 들어갔다. TGV(Through Glass Via) 가공 수율 개선으로 AI 가속기용 기판 공급망 진입이 임박했다.

TGV 글라스 기판 파일럿 양산원문

Deep Dive 연계 학술 논문

총 5편

arXiv:2603.011922026. 3.

단원자 에지 탄소나노튜브와 단층 MoS2를 결합한 0.34nm 게이트 길이 전계효과 트랜지스터

F. Wu, H. Tian, Y. Shen et al.

단일벽 탄소나노튜브(SWCNT)의 원자 수준으로 날카로운 측벽 에지를 게이트 전극으로 사용하여 단층 이황화몰리브덴(MoS2) 채널 상에 0.34nm 물리 게이트 길이 트랜지스터를 구현했다. 64 mV/dec의 가파른 서브스레숄드 스윙과 10^8 이상의 점멸비(Ion/Ioff)를 달성하며 단채널 효과(SCE)를 성공적으로 극복했다.

도메인: 반도체 공학 편PDF 원문 열람

arXiv:2602.088192026. 2.