GAA 이너 스페이서 및 시트 릴리스

3.3 GAA 핵심 공정 (Inner Spacer & Sheet Release)

💡 3초 핵심 요약

FinFET은 물고기를 세 면으로 감싸 잡는 집게였고, GAA는 생선살을 얇게 뜬 뒤 사면을 완전히 감싸는 롤이다. 문제는 살이 층층이 쌓인 시루떡(Si/SiGe 초격자)에서 햄(SiGe)만 골라 파내고, 그 빈 자리에 방화벽(Inner Spacer)을 먼저 박아 두지 않으면, 나중에 소스·드레인 금속이 채널 사이로 스며들어 트랜지스터가 서로 붙어버린다는 것이다. Inner Spacer는 아파트 층간 방화문, Sheet Release는 거푸집을 걷어 슬래브만 남기는 작업이다. 순서를 바꾸면 건물이 무너진다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 2nm GAA 나노시트 공정: SiGe 선택적 측면 식각 캐비티 형성, 이너 스페이서(SiBCN) 및 나노시트 릴리스

🎨 눈으로 보는 핵심 공정 아키텍처 & 인포그래픽

1. 이너 스페이서 형성 & 시트 릴리스 6단 폐루프 집적 시퀀스

💡 [이너 스페이서 & 시트 릴리스 공정 시퀀스] 초격자 핀 식각 → 측면 인덴트 캐비티 → ALD SiBCN 에치백 → 융기 S/D 에피 → 전면 SiGe 릴리스 → scCO2 초임계 건조 & 360° HKMG

*<b>💡 [이너 스페이서 & 시트 릴리스 공정 시퀀스] L_sp = 4.0±0.4nm, Tsus = 10±0.5nm, Tns = 5.0±0.3nm, C_gd < 0.15fF/μm 인라인 품질 보증 폐루프</b>*

2. 이너 스페이서 & 릴리스 4대 핵심 공정 마일스톤 정밀 대조

💡 [이너 스페이서 & 릴리스 4대 마일스톤 정밀 대조] 측면 선택 인덴테이션 vs ALD 저유전 SiBCN 이너 스페이서 vs SiGe 전면 나노시트 릴리스 vs scCO2 초임계 건조

*<b>💡 [이너 스페이서 & 릴리스 4대 마일스톤 정밀 대조] SiGe:Si 식각 선택비 S > 150, Tsus = 10nm 무손상 부유, 표면장력 γ=0 스틱션 완전 억제 메커니즘</b>*

3. 트랜지스터 스페이서 아키텍처 패러다임 진화사 (1990s ~ 2022+)

💡 [트랜지스터 스페이서 패러다임 진화사] 1990s-2010 평면 외측 스페이서 → 2011-2020 FinFET 3D 입체 스페이서 → 2022+ GAA 층간 이너 스페이서 듀얼 격벽

*<b>💡 [트랜지스터 스페이서 패러다임 진화사] 1D 외벽 격벽에서 3D 층간 이너 스페이서로 진화하여 채널간 기생 커패시턴스(C_gd)를 40% 저감한 혁신</b>*

4. 이너 스페이서 & 릴리스 4대 공정 불량 결함 트리 및 공학 해법

💡 [이너 스페이서 & 릴리스 4대 공정 불량 결함 트리] 선택비 역전 Si 침식 · 에치백 미개구 S/D 차단 · 릴리스 후 모세관 스틱션 · 잔류 응력 나노시트 좌굴

*<b>💡 [이너 스페이서 & 릴리스 4대 공정 불량 결함 트리] 원자층 식각(ALE), 디지털 에치백 & in-situ H2 세정, 초임계 CO2 건조, 응력 보상층(SCL) 도입을 통한 결함 극복</b>*

FinFET의 핀은 기판에서 솟은 하나의 지느러미다. GAA nanosheet는 그 지느러미를 수평으로 여러 장 쪼갠 채널이다. 채널과 채널 사이, 그리고 채널과 소스/드레인 사이에는 게이트가 들어가면 안 되는 구역과 게이트가 반드시 들어가야 하는 구역이 공존한다. Inner Spacer가 그 경계를 그린다. Indent를 빼먹고 Release를 하면, 게이트 메탈이 S/D 에피 쪽으로 터널을 판다. Spacer를 두껍게 하면 유효 채널이 짧아져 L_eff가 줄고, 얇게 하면 GIDL·게이트-S/D 용량 C_gs/C_gd가 폭증한다. 나노미터 한 장이 회로 속도의 숨구멍이다.

🔍 왜 필요한가? FinFET이 더 이상 “게이트로 채널을 조일” 수 없었던 이유

14/10/7/5nm FinFET은 핀 폭을 줄여 정전 제어를 샀다. 그러나 핀이 너무 얇아지면 (대략 5nm 이하) 양자 구속 + 도핑 요동 + 표면 산란이 동시에 터진다. 더 큰 문제는 핀 높이를 올려 전류를 뽑는 전략이 식각 종횡비와 STI 매립 한계에 막힌 것이다. 높은 핀은 쓰러지고, 게이트가 핀 밑까지 파고들지 못해 바닥 누설(punch-through)이 남는다.

GAA nanosheet는 채널을 수평 시트로 여러 장 쌓아 폭(Weff)을 늘리면서도, 시트 두께(Tsi ≈ 5nm급)로 정전 제어를 유지한다. 그런데 시트를 띄우려면 희생층(SiGe)이 필요하고, 희생층을 빼는 순간 소스/드레인 에피택셜 플러그가 채널 사이 공간과 직접 만난다. 그 공간을 게이트가 채우면 S/D와 게이트가 단락한다. 그래서 Release 전에 반드시 Inner Spacer로 “옆구리 구멍을 막아야” 한다.

비유하면:

이 다섯 동작이 한 치라도 어긋나면, 3nm/2nm GAA는 수율 절벽으로 떨어진다. Intel의 RibbonFET, TSMC의 Nanosheet N2, 삼성 SF3/SF2가 모두 이 모듈에서 수개월~1년을 태운 이유가 여기 있다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

GAA 나노시트 제조의 성공 여부는 원자 선택 식각비, 기생 정전용량 최소화, 극미세 간극의 모세관 표면장력이라는 3대 물리 한계를 돌파하는 데 달려 있다.

[수식 1] SiGe 등방성 선택 식각비(Selectivity S)와 Ge 분율 지수 의존성

희생층 Si_1-xGe_x만을 파내고 두께 5 nm의 Si 채널을 온전히 보존하려면, 식각 선택비 S가 최소 150:1 이상이어야 한다. 기상 화학 에칭에서 선택비는 저마늄 분율 x_Ge에 대해 지수함수적으로 증가한다:

[수식 2] 이너 스페이서 기생 커패시턴스(Cinner)와 Low-k 유전율(k)

게이트 전극과 소스/드레인 에피 사이의 간극에 채워지는 이너 스페이서의 기생 정전용량 Cinner와 트랜지스터 스위칭 지연 시간 τ_RC는 다음과 같다:

[수식 3] 나노시트 릴리즈 후 모세관력(Capillary Force)과 스틱션(Stiction) 붕괴

희생층 SiGe를 완전히 제거하면, 두께 5 nm의 실리콘 나노시트 3~4장이 약 8 nm 간격으로 공중에 허공에 매달린다. 이때 세정액 건조 과정에서 액체 메니스커스에 의해 발생하는 모세관 음압(P_capillary)은 다음과 같다:

⚙️ 심층 작동 메커니즘 & 팹 단위 공정

1) 초격자 에피 — “조성을 속여 식각 선택비를 산다”

RP-CVD 또는 LPCVD 에피 툴(ASM Intrepid, Applied Centura Epi)에서 Si와 SiGe를 교대로 성장시킨다.

현장 한 줄: Ge%는 식각 선택비의 화폐이고, 격자 변형은 그 화폐의 인플레이션이다.

2) Dummy Gate, 스페이서, S/D Recess — “게이트가 있을 자리를 먼저 예약”

RMG(Replacement Metal Gate)와 동일하게 a-Si 또는 poly dummy gate를 세우고, 저유전율 스페이서(SiOCN, SiBCN 등)를 측벽에 남긴다. 이어서 이방성 식각으로 S/D 영역을 리세스하여 시루떡의 단면을 노출한다. 이 단면이 Inner Spacer의 작업면이다.

장비는 주로 Lam Kiyo / Flex, TEL Tactras, AMAT Producer 계열의 CCP/ICP. 레시피는 Cl2/HBr/O2 또는 CF4/CHF3 조합으로 Si와 SiGe를 거의 같이 깎되, 바닥에서 멈추는 것은 광학 종점(interferometric OES)과 시간 제어의 타협이다. 리세스가 너무 깊으면 하단 시트까지 날아가고, 너무 얕으면 이후 에피가 시트를 완전히 감싸지 못한다.

3) SiGe Indent — “햄 모서리만 골라 파내는 가장 예민한 숟가락”

Indent는 Inner Spacer의 금형이다. 목표가 명확하다: 채널 Si는 거의 안 건드리고, SiGe만 측면으로 수 nm 파낸다.

대표적인 경로 세 가지가 현장에 공존한다.

Indent 깊이 타깃은 보통 Inner Spacer 두께와 1:1에 가깝게, 5nm급 노드에서 대략 4–8nm. 너무 깊으면 채널 유효 길이가 줄고(스페이서가 채널을 잡아먹음), 너무 얕으면 스페이서가 S/D를 못 막아 RMG 후 게이트-S/D 브리지가 난다.

로딩 효과는 악명 높다. SRAM처럼 핀이 빽빽한 곳은 반응물 고갈로 Indent가 얕고, 로직 격리 트랜지스터는 깊게 판다. 그래서 더미 핀, 밀도 더미, 레시피 펄스(etch-purge)로 국소 분압을 평탄화한다.

4) Inner Spacer 증착과 에치백 — “코킹을 넣고 문지방만 남긴다”

홈이 생기면 ALD로 절연막을 채운다.

현장 표현으로 “스페이서는 두꺼울수록 안전하고, 얇을수록 빠르다.” 로직 속도 팀은 1nm를 깎으려 하고, 신뢰성 팀은 1nm를 붙이려 한다. 그 줄다리기가 노드 자격시험이다.

5) S/D 에피와 ILD0 — “벽을 믿은 뒤에야 콘크리트를 친다”

Inner Spacer가 자리를 지키면, SiGe:B (PMOS) / Si:P 또는 SiC:P (NMOS) 선택 에피를 성장시켜 융기형 S/D를 만든다. 스페이서가 없으면 에피가 시트 사이 캐비티로 파고들어 채널을 단락시킨다. 반대로 스페이서 계면이 오염되면 에피 파셋이 무너져 병합 불량(merge fail)이 난다. 이후 ILD0(SiO2 계) 매립과 CMP로 dummy gate 윗면을 연다.

6) Dummy Gate 제거와 Sheet Release — “거푸집을 걷고 햄을 전부 녹인다”

RMG 모듈에서 dummy poly를 습식/건식으로 걷어내면, 채널 스택의 윗면과 측면이 열린다. 이제 SiGe를 전면적으로 제거한다. Indent 때와 같은 화학이지만, 이번엔 시트를 공중에 띄우는 것이 목적이다.

Release가 끝나면 시트는 Inner Spacer와 양끝 S/D 에피에만 매달린 현수교다. 그 사이로 HKMG가 흘러 들어가야 한다.

7) IL / HK / Workfunction / Fill — “뜬 다리 밑으로 콘크리트를 밀어 넣기”

여기까지가 GAA 프론트엔드의 심장 수술이다. 이후는 콘택트, MOL, BEOL로 FinFET과 다시 닮아간다.

⚠️ 나노 한계 결함과 현장 해결책

불량 모드 지도

1. Inner Spacer 보이드 / 심(seam) Indent 입구 클로징. S/D 에피 가스나 세정액이 침투 → 브리지 또는 고저항.

대책: 펄스 ALD, 입구 라운딩, 증착 전 표면 친수화, 에치백 전 과충진.

2. Indent 산포 (dense-iso, 상하단 시트 차이) 하단 시트는 반응물 접근이 나빠져 얕게 파인다. 상단은 과잉.

대책: 사이클 식각, 바이어스 없는 화학 모드, 더미 밀도, Ge% 그레이딩(하단 Ge를 약간 높여 선택비 보상 — 팹마다 극비).

3. 채널 Si 손실 (Tsi thinning) 선택비 부족. Vth 상승, 이동도 하락, 시트 끊김.

대책: Ge% 상향 + 식각 온도 하향, 억제제 가스, 원자층 식각(ALE) 전환.

4. 스틱션 / 시트 붕괴 Release 후 모세관력. 특히 넓은 활성, 4-stack.

대책: 임계점 건조, 릴리스 후 즉시 IL 증착으로 “가고정”, 시트 폭 디자인 룰 제한, Inner Spacer를 mechan적 앵커로 활용.

5. 게이트-S/D 브리지 스페이서 부족 또는 RMG 메탈 침투. 수율 킬러.

대책: Indent 깊이 하한 스펙, 스페이서 k/두께 공동 최적화, RMG 전 라이너 질화.

6. 기생용량 C_parasitic 스페이서 k↑ 또는 오버랩↑. 속도 스펙 미달.

대책: SiOCN 저-k화, 오버랩을 에피 조건과 스페이서로 분리 제어 (I/O는 두껍게, 코어는 얇게).

7. 잔류 SiGe / Ge pile-up Dit, NBTI, 게이트 누설.

대책: 과잉 릴리스 마진 + 표면 회복, XPS/SIMS 모니터 웨이퍼를 롯마다.

8. HKMG 필링 보이드 시트 간격 < 금속 핵생성 길이.

대책: 간격 설계(Tsus)를 재료와 같이 고정, ALD 라이너 강화, W → Mo 전환.

9. 신뢰성: BTI, HCI, TDDB 시트가 얇고 사면이 게이트라 전계가 세다. Inner Spacer 가장자리의 전계 집중은 HCI의 단골 현장.

대책: 코너 라운딩, IL 품질, 일함수 튜닝으로 전계 분산.

10. 계측의 맹점 단면 TEM은 늦고 비싸다. 인라인 OCD/X-ray (SiGe 조성, Tsi), e-beam voltage contrast로 브리지를 조기에 잡는다. 계측이 공정보다 늦게 성숙하면 파일럿 라인이 장님이 된다.

📊 세대·방식 비교

지표 해석 한 줄: GAA의 성능은 Ion/Ioff 광고보다 C_eff × V² 와 수율로 결정된다. Inner Spacer k와 오버랩이 C_eff의 숨은 50%를 쥐고 있는 경우가 많다.

🏢 글로벌 생태계와 업계 실측

실측 감각(공개 범위에서): 3nm급에서 Inner Spacer 두께 1nm 변동이 링오실레이터에서 수 % 성능을 흔드는 일은 드물지 않다. 파일럿 라인에서 이 모듈의 Cp/Cpk가 안 나오면, 그 아래 BEOL을 아무리 다듬어도 칩이 안 나온다.

공정 엔지니어가 밤에 보는 체크리스트

하나라도 붉으면, 그 주는 “레시피 한 줄”이 아니라 Indent–Spacer–Release 삼각 재최적화다.

한 문장으로 다시

GAA는 채널을 공중에 띄워 게이트가 사면을 안게 만든 구조이고, Inner Spacer는 그 공중 정원을 지탱하는 난간이며, Sheet Release는 난간을 세운 뒤에야 허용되는 철거 공사다. 난간 없이 철거하면 건물이 붙고, 난간이 너무 굵으면 정원이 좁아 사람이(전류가) 못 지나간다.

🔗 관련 링크

관련 챕터: 3.2 GAA 나노시트 · 3.4 모놀리식 CFET · 3.1 FinFET 양자구속 · 0.6 금속 배선 및 패키징