목차: Ch 2.3 단채널 효과 (DIBL & 펀치스루)

Ch 2.3난이도 L4공학 정본 백서

단채널 효과 (DIBL & 펀치스루)

Short Channel Effects (DIBL & Punchthrough)

정본 핸드북 원문

드레인 유기 장벽 저하(DIBL), 서브문턱 기울기(SS) 열화와 누설 제어

[CTO 특강 팩트북 연계] 물리 수식 유도, 장비 파라미터 및 독점 밸류체인 로우 데이터 수록.

팩트북 열람

연계 개념:finfet

2.3 단채널 효과 (DIBL, 이동도 열화, 속도 포화) — 게이트가 채널의 지배권을 잃어버릴 때

💡

- 게이트(Gate) 길이가 짧아질수록 트랜지스터는 '엄격한 톨게이트 문지기'에서 '옆집 출구 폭풍에 휘둘리는 엉성한 차단막'으로 전락합니다. - DIBL (드레인 유도 장벽 저하): 출구(드레인)의 강한 양전압이 입구(소스)까지 손을 뻗어 게이트가 막아둔 차단벽을 밑에서부터 무너뜨립니다. 문턱전압(Vth)이 맥없이 내려앉아 꺼져 있어야 할 소자에서 누설 전류(Ioff)가 폭포수처럼 샙니다. - 이동도 열화 (Mobility Degradation): 게이트 전압을 올릴수록 전자가 거친 계면 벽면에 강하게 부딪히고, 고농도 도핑 불순물과 충돌하여 같은 전기장에서도 전자의 속도가 둔해집니다. - 속도 포화 (Velocity Saturation): 가속 거리가 너무 짧아 전계를 아무리 높여도 전자는 음향/광학 포논 산란 한계 속도(vsat ≈ 10⁷ cm/s)에 도달하여, 채널을 반으로 줄여도 전류(Ion)가 2배로 늘어나지 않습니다. - 이 3대 단채널 재앙 때문에 반도체 산업은 평면(Planar) 구조를 버리고 3면을 감싸는 FinFET, 그리고 4면을 완전히 포위하는 GAA(Gate-All-Around)로 대탈출을 감행했습니다.

🎨 눈으로 보는 구조 — 장채널 vs 단채널 정전 제어 비교

💡 [3D 공학 정밀 구조도] 단채널 효과(SCE): 드레인 유기 장벽 저하(DIBL), 전하 공유(Yau 모델) 및 게이트 길이별 Vth 롤오프

💡

💡 [3D 공학 정밀 구조도] 단채널 물리 3대 메커니즘: 드레인 고전압에 의한 소스 전위 장벽 강하(DIBL), 소스/드레인 공핍층 중첩 전하 공유(Yau 모델) 및 30nm 이하 Vth 급격 롤오프

1. 장채널(Long Channel) vs 단채널(Short Channel) 전하 공유 단면도

구조 분류	게이트 채널 전하 지배율	2차원 기생 정전 결합 영향	서브문턱 기울기 및 누설
[A] 장채널 MOSFET (Lg > 1 μm)	게이트 면적이 거대하여 공핍층 전하의 95% 이상을 게이트가 온전히 장악	소스/드레인 접합 전계가 채널 중앙에 영향을 주지 못함	이상적 거동 (SS ≈ 60 mV/dec, Ioff < 10⁻¹² A)
[B] 단채널 MOSFET (Lg < 30 nm)	채널 길이가 극도로 짧아져 공핍층 전하를 드레인과 소스가 공유 분할(Charge Sharing)	드레인 전압이 소스-채널 간 장벽을 강제로 붕괴(DIBL)	스위칭 성능 상실 (SS > 100 mV/dec, Ioff 수만 배 폭증)

2. 게이트 제어 차수별 소자 아키텍처 정전기 비교: Planar vs FD-SOI vs FinFET vs GAA

💡 [게이트 제어 차수별 정전기 비교 배너] 1-Gate Planar vs 2-Gate UTBB-FDSOI vs 3-Gate FinFET vs 4-Gate GAA Nanosheet

*💡 [게이트 제어 차수별 정전기 비교 배너] 게이트 포위 면수 확장(1→4), EOT 스케일링, 특성 길이(λ) 단축 및 DIBL·SS 스위칭 한계 돌파*

3. 단채널 효과 극복 트랜지스터 구조 진화사: 벌크 평면에서 3D GAA/CFET까지

💡 [트랜지스터 구조 진화사 인포그래픽] Planar 도핑 공학 한계(1990s-2000s) → 3면 FinFET 입체화(2011) → 4면 GAA MBCFET 및 3D CFET(2022+)

*💡 [트랜지스터 구조 진화사 인포그래픽] 2D 도핑 제어의 물리적 종말을 3D 입체 채널 기하학적 정전기 감싸기로 극복한 반도체 아키텍처 혁신 연대기*

4. 단채널 정전기 붕괴 & 자연 길이(λ) 제어 6단계 시퀀스 및 팹 게이트

💡 [단채널 정전기 붕괴 및 자연 길이 제어 플로우] 드레인 전계 침투 → Vth 롤오프 → DIBL → 펀치스루 → 자연 길이 스케일링 → 정밀 폐루프 게이트

*💡 [단채널 정전기 붕괴 및 자연 길이 제어 플로우] 초박형 접합(Xj<10nm), 헤일로 포켓(Halo), 스페이서 최적화, DIBL<50mV/V & SS<70mV/dec 공정 품질 보증 폐루프*

5. 4대 단채널 이상 현상 및 물리적 억제 솔루션 트리

💡 [4대 단채널 이상 및 억제 솔루션 트리] Vth 롤오프 · DIBL 장벽 파괴 · 서브서피스 펀치스루 · SS 스윙 붕괴 극복 아키텍처 트리

*💡 [4대 단채널 이상 및 억제 솔루션 트리] 역행성 도핑, 초박형 바디/나노시트, 삼중 포위 게이트, 계면 결함(Dit) 제어 원인-대책 해결 트리*

🔍 왜 필요한가? — 데나드 스케일링의 종말과 물리적 한계

1. 데나드 스케일링(Dennard Scaling)의 황금률과 붕괴

1974년 로버트 데나드가 제안한 고전적 스케일링 법칙은 단순하고 아름다웠습니다:

모든 물리적 치수(L, W, tox)를 1/kappa로 축소하고, 동작 전압(Vdd)도 1/kappa로 낮추면,

내부 전기장은 일정하게 유지되고, 동작 속도는 kappa배 빨라지며, 칩 면적당 전력 밀도는 일정하게 보존된다!

그러나 90nm 노드 이하에서 이 황금률은 산산조각 났습니다: 1. 볼츠만 폭정(Boltzmann Tyranny): 소스 캐리어의 볼츠만 분포 꼬리를 넘겨 보내는 열이온 방출형 MOSFET에서는 상온(kT/q ≈ 25.9 mV) SS가 ln(10)·kT/q ≈ 60 mV/dec 아래로 내려갈 수 없습니다. 따라서 Vth를 0.2~ 0.3 V 이하로 낮추면 대기 상태 누설 전류(Ioff)가 기하급수적으로 폭증하여 칩이 타버립니다. 2. 동작 전압(Vdd)의 하한선 고착: Vth를 못 내리니 Vdd도 0.7~ 0.8 V 밑으로 내리지 못했고, 채널 길이가 줄어드는 만큼 종방향 내부 전계가 수십 배로 폭등했습니다. 3. 결과: 고전계에 의한 속도 포화, 이동도 열화, DIBL이 동시에 터져 전력 밀도가 통제 불능으로 치솟았습니다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

단채널 효과(SCE)는 드레인 전계 침투에 의한 장벽 저하, 누설 스윙 열화, 그리고 구조적 전하 차폐 한계의 물리학이다.

[수식 1] 자연 스케일링 길이 (Natural Length Scaling Parameter)

게이트 전계가 드레인의 방해를 물리치고 채널 전하를 완벽히 통제할 수 있는 정전 차폐 기준 길이:

💡

📐 λ₀ = √[ (ε_si / ε_ox) · t_si · tox ]

채널 길이 L > 3~ 4 λ₀를 만족해야 단채널 효과를 억제할 수 있음

평면 벌크 실리콘은 t_si가 무한대에 가까워 한계에 직면했고, 실리콘 두께 t_si를 5 nm로 강제 축소하는 FinFET과 GAA 나노시트로 진화한 이론적 근거

직관적 비유 (우산의 비바람 차단 반경):

우산 살대와 천 사이의 거리(λ₀)가 짧을수록 강풍이 불어도 비가 옷 안쪽으로 들이치지 못합니다. 채널 두께(t_si)를 극한으로 얇게 저며야 드레인이 뿜어내는 전기장 비바람을 게이트 우산이 막아낼 수 있습니다.

[수식 2] 드레인 유도 장벽 저하 (Drain-Induced Barrier Lowering, DIBL)

드레인에 전압(VDD)을 걸었을 때 소스-채널 사이의 전위 장벽을 무너뜨려 문턱전압을 깎아먹는 비율:

💡

📐 DIBL [mV/V] = 1000 × { − [Vth(VDD) − Vth(V_low)] / (VDD − V_low) } (전압 단위 V)

단위 규약: 괄호 안의 비율 η는 무차원(V/V)입니다. mV/V로 표기할 때만 1000을 곱합니다. 예) Vth가 0.05 V → 0.75 V 구간에서 75 mV 떨어지면 η = 0.075 / 0.70 ≈ 0.107 V/V → DIBL ≈ 107 mV/V.

이상적 소자는 DIBL = 0이어야 하나, 단채널 평면 소자에서는 DIBL > 150 mV/V로 폭증하여 소자가 꺼지지 않고 상시 누설 전류 방출

직관적 비유 (등 뒤에서 잡아당기는 자석):

골키퍼(소스 장벽)가 공을 막아서고 있는데, 상대편 공격수(드레인 전압)가 뒤에서 강력한 자석으로 골키퍼를 뒤로 확 잡아당겨 골대 문이 저절로 활짝 열려버리는 꼴입니다.

[수식 3] 서브문턱 스윙 (Subthreshold Swing, SS)

드레인 누설 전류를 10분의 1(1 decade)로 차단하기 위해 게이트 전압을 얼마나 내려야 하는가의 지표:

💡

📐 S = ln(10) · (kB·T/q) · m, m = 1 + Cdep/Cox ≥ 1 → S ≥ 59.6 mV/dec (@ 300 K, 열이온 방출 + 수동 게이트 스택 한정)

이 하한은 ① 주입 메커니즘이 열이온 방출이고 ② 게이트-채널 결합 계수 m ≥ 1(수동 유전체)이라는 두 전제 아래에서만 성립하는 열역학적 한계입니다 (볼츠만 타이러니). 둘 중 하나를 깨는 가파른 스위칭(steep-slope) 소자는 서브 서멀(< 60 mV/dec) 동작이 가능합니다:

TFET (터널 FET): 밴드 간 터널링(BTBT)으로 캐리어를 주입합니다. 소스 밴드 가장자리가 고에너지 꼬리를 잘라내는 에너지 필터 역할을 하여 전제 ①을 우회합니다. 다만 sub-60 구간이 보통 저전류 영역에 한정되고, On-전류(Ion)가 상대적으로 낮은 것이 실용상 한계입니다.

NCFET (음의 정전용량 FET): 게이트 스택에 강유전체(HfZrO2 등)를 삽입하여 음의 정전용량으로 내부 채널 표면 전위를 증폭합니다(m < 1). 전제 ②를 우회하며, 히스테리시스 없이 안정 동작하려면 정전용량 정합(capacitance matching) 설계가 필수적입니다.

(참고) 충격 이온화 MOSFET(I-MOS), NEM 릴레이도 급준 스위칭 부류에 속합니다.

Cox를 키우고 기판 공핍 용량 Cdep를 0으로 만들어 S를 상온 한계선(60 mV/dec)에 최대한 근접시키는 것이 FinFET/GAA의 목표 (FinFET/GAA는 열이온 방출 소자이므로 60 mV/dec 아래로 내려갈 수 없음)

직관적 비유 (수도꼭지의 잠금 반응속도):

수도꼭지 레버를 살짝만 돌려도 물이 뚝 끊기는 초정밀 밸브(S ≈ 60 mV/dec)와, 한참을 뱅뱅 돌려도 물이 졸졸 새는 낡은 고무 밸브(S > 100 mV/dec)의 차이입니다.

⚙️ 심층 수학적 정식화 및 단채널 지배 방정식

1. DIBL (Drain-Induced Barrier Lowering) 계수 정식화

드레인 전압이 Vds^lin(0.05 V)에서 Vds^sat(Vdd)로 증가할 때 문턱전압의 감소량:

💡

📐 DIBL [mV/V] = 1000 × (Vth^lin − Vth^sat) / (Vds^sat − Vds^lin) (전압 단위 V)

드레인 바이어스에 의한 실효 문턱전압 시프트:

💡

📐 Vth(Vds) = Vth0 - eta · Vds

여기서 η는 무차원 DIBL 계수(V/V)이며, DIBL [mV/V] = 1000 · η 입니다 (예: 100 mV/V ⇔ η = 0.1).

DIBL이 100~200 mV/V(η = 0.1~0.2)에 달하면, Vds를 0.05 V에서 0.8 V로 올릴 때 Vth가 약 75~150 mV 떨어집니다. 누설 증가 배수는 ≈ 10^(ΔVth/SS)이므로 SS ≈ 100 mV/dec 기준 약 5~30배 늘어납니다.

2. 서브스레시홀드 스윙 (Subthreshold Swing: S) 열화

트랜지스터를 10배 끄기 위해 필요한 게이트 전압의 변화량:

💡

📐 S = [d(log₁₀ I_ds) / dVgs]⁻¹ = ln(10) · (k · T / q) · [1 + Cd / Cox] = ln(10) · (k · T / q) · m

이상적인 장채널 열이온 MOSFET (Cox ≫ Cd, m → 1): S ≈ 59.6 mV/dec (300 K). SS 하한은 절대온도에 비례합니다 (예: 77 K 액체질소 온도에서 S_limit ≈ 15.3 mV/dec).

단채널 소자: 드레인 공핍 커패시턴스(Cds)가 게이트의 통제권을 잠식하여 실효 m 값이 1.3~ 1.8로 증가:

💡

📐 S = ln(10) · (k · T / q) · [1 + (Cd + Cds) / Cox] ≈ 90 ~ 120 mV/dec

스위칭 기울기가 완만해져 같은 On-전류에서 Off-누설 전류가 수백 배 증가합니다.

3. 자연 스케일링 길이 (Natural Scaling Length: λ) 이론

단채널 효과를 억제하기 위해 드레인 전계의 측면 침투 거리를 나타내는 척도:

벌크 평면(Bulk Planar):

💡

📐 λ_bulk = √[ (ε_si / ε_ox) · t_si · tox ]

더블 게이트(Double-Gate / FinFET):

💡

📐 λ_DG = √[ (ε_si / (2 · ε_ox)) · t_si · tox ]

4면 원통형 / GAA 나노시트:

💡

📐 λ_GAA = √[ (ε_si / (4 · ε_ox)) · t_si · tox ]

소자 설계의 황금률: 단채널 효과를 완전히 억제하려면 게이트 물리적 길이 Lg ≥ 3~ 4 λ를 만족해야 합니다.

평면 구조에서는 λ가 길어 Lg < 28 nm에서 붕괴했으나,

GAA 나노시트는 분모에 4ε_ox가 들어가 λ가 극적으로 짧아지므로 Lg = 12 nm에서도 완벽한 정전 제어가 가능합니다.

4. 속도 포화 시의 구동 전류 방정식

장채널의 2차 포화 전류 공식(I_dsat ∝ (Vgs - Vth)²)은 단채널에서 완전히 무력화됩니다:

💡

📐 I_dsat = W · Q_inv · vsat = W · Cox (Vgs - Vth) · vsat

전류가 게이트 과구동 전압((Vgs - Vth))에 1차 선형 비례하며, 채널 길이 Lg를 줄여도 전류가 비례하여 증가하지 않는 '스케일링 포화 현상'이 발생합니다.

5. 펀치스루 (Punch-Through) 전압

소스와 드레인의 공핍층 폭의 합이 게이트 길이와 같아져 기판 내부 깊은 곳으로 전류가 제어 불능으로 흐르는 현상:

💡

📐 W_dep,S + W_dep,D ≥ Lg

💡

📐 V_PT ≈ (q · Na · Lg²) / (2 · ε_si) - (Vbi,S + Vbi,D)

게이트 길이가 Lg ≈ 20 nm 이하로 줄어들면 V_PT → 0 V로 추락하여 트랜지스터가 항상 도통된 단락(Short) 상태가 됩니다.

⚙️ 팹 단위에서 단채널 효과를 격파하는 실제 나노 공정

공정 엔지니어링	SCE 물리적 작용 메커니즘	팹 투입 장비 및 공정 파라미터
할로 / 포켓 이온주입 (Halo / Pocket)	드레인 공핍층이 소스로 뻗어 나오는 것을 막기 위해 S/D 익스텐션 아래쪽에 반대 타입 고농도 도핑 장벽 형성	Axcelis / AMAT VIISta. 붕소(B) 또는 인듐(In), 20~ 45^° 경사 각도(Tilt), 4회 회전 주입. (단점: RDF 및 쿨롱 산란 유발)
초박막 High-k / Metal Gate (HKMG)	유효 산화막 두께(EOT)를 0.7 nm 이하로 줄여 게이트 커패시턴스(Cox)를 극대화, 전하 제어권 탈환	ASM / Lam ALD. HfO₂ (1.6 nm) + TiN/TiAlC WFM. 게이트 누설을 1/1000로 줄이면서 DIBL 억제
초얕은 접합(USJ) 및 밀리초 레이저 어닐	접합 깊이(X_j)를 10 nm 이하로 얕게 만들어 전하 공유 면적(A_dep)을 물리적으로 극소화	SCREEN Laser Annealer (LT-3100). 1250^°C 서브밀리초 가열로 도펀트 비정상 확산(TED) 0.5 nm 이하 통제
3D FinFET 및 GAA 나노시트 전환	채널 두께(Wfin, T_si)를 5 nm 이하로 깎고 게이트를 3면 및 4면으로 감싸 자연 스케일링 길이(λ) 최소화	Lam Research Kiyo / TEL Tactras. 50:1 이상의 수직 이방성 식각, 원자층 식각(ALE)으로 표면 조도 0.1 nm 제어

⚠️ 나노 한계 결함 및 현장 해결책

1. 할로 도핑의 역습: RDF와 이동도 자폭:

28nm 평면 공정 말기에는 DIBL을 잡기 위해 채널 가장자리에 10¹⁸~ 10¹⁹ cm⁻³의 초고농도 할로 도핑을 퍼부었습니다.

그 결과 이온화 불순물 산란이 극대화되어 채널 이동도가 반토막 났고, 수십 개의 도펀트 원자 수 요동(RDF)으로 SRAM 문턱전압 산포(σ_Vth)가 40 mV 이상으로 폭증하여 수율이 붕괴했습니다.

해결책: 채널에 도핑을 일체 하지 않는 언도프 FinFET 및 GAA 나노시트로 전환. 도핑 장벽 대신 3차원 기하학적 정전 포위로 DIBL을 제어.

2. 나노시트 이너 스페이서(Inner Spacer) 불균일로 인한 DIBL 폭등:

GAA 소자에서 게이트와 소스/드레인 사이의 기생 커패시턴스를 줄이고 채널 길이를 정의하는 저유전율 내부 격벽이 바로 이너 스페이서(SiN/SiBCN)입니다.

이너 스페이서 두께가 설계치(5 nm)보다 1 nm만 얇아져도 게이트 오버랩 전계가 급증하여 DIBL이 40 mV/V → 50~60 mV/V로 수십 % 악화됩니다.

해결책: 원자층 식각(ALE) 기반 SiGe 등방성 선택 식각 제어 및 무공극 ALD SiBCN 충전 공정 확립.

📊 소자 아키텍처별 단채널 제어 스펙 비교

소자 아키텍처	65nm 평면 벌크 CMOS	28nm 평면 HKMG	7nm FinFET	2nm GAA (MBCFET)
게이트 포위 차수	1면 (상부 제어)	1면 (상부 제어)	3면 (Fin 삼각 포위)	4면 (나노시트 완전 포위)
자연 길이 (λ)	~ 15 nm	~ 8 nm	~ 4 nm	~ 2.5 nm
전형적 DIBL	40~ 60 mV/V	120~ 180 mV/V (위험)	45~ 65 mV/V	25~ 40 mV/V (극우수)
서브스레시홀드 스윙 (S)	75~ 85 mV/dec	95~ 115 mV/dec	70~ 78 mV/dec	64~ 68 mV/dec
채널 도핑 농도	10¹⁷ cm⁻³	>10¹⁸ cm⁻³ (Halo 필수)	언도프 / 약도핑	완전 순수 언도프 (Undoped)
RDF Vth 불일치 (σ_Vth)	보통	매우 심각 (SRAM 병목)	대폭 개선	최소화 (게이트 일함수 산포만 잔존)
주요 한계 요인	단순 미세화 한계	DIBL 폭증, 게이트 누설	핀 측벽 양자화 및 바닥 누설	기생 정전용량 및 나노시트 릴리즈 수율

🏢 글로벌 파운드리 생태계의 단채널 격파 전쟁

인텔 (Intel): 2011년 22nm 노드에서 세계 최초로 3D Tri-Gate(FinFET)를 양산하여 DIBL을 40 mV/V 수준으로 때려잡았으며, Intel 18A 노드에서는 RibbonFET을 도입해 단채널 제어력을 극대화.

TSMC: 28nm HKMG로 평면 공정의 마지막 꿀을 빤 뒤, 16nm부터 FinFET을 완성하여 Apple, NVIDIA, AMD의 고성능 칩을 독점. 2nm(N2) 노드부터 나노시트 GAA로 전환하여 DIBL을 30 mV/V 이하로 봉인.

삼성전자 파운드리: 2022년 세계 최초로 3nm GAA(MBCFET) 양산에 성공. 나노시트 두께를 5 nm 수준으로 극박화하여 자연 스케일링 길이(λ)를 세계 최저치로 끌어내림으로써 단채널 제어 기술 주도권 선점.

💡 한 줄 요약: 엔지니어링 핵심 고정

단채널 효과는 게이트가 채널 전위의 독점권을 잃어버리는 정전기적 질병이며, 현대 반도체 공학은 이를 치료하기 위해 "도핑을 통한 화학적 처방(Halo)"을 버리고 "4면을 둘러싸는 기하학적 수술(GAA Nanosheet)"을 통해 물리적 한계를 정복했습니다.

🔗 관련 링크

핸드북 전체 목차 (MOC)

이전: 2.1 점진적 채널 근사(GCA)와 MOSFET 거동

이전: 2.2 문턱전압 엔지니어링 및 일함수 조절

다음: 2.4 나노미터 미세 누설 전류 메커니즘

3D 아키텍처: 3.1 FinFET 3차원 채널 및 양자 효과

차세대 소자: 3.2 GAA 나노시트 4면 게이트 포위

공학 정본 원문: 2.3 단채널 효과

정본: vol2_3_short_channel_effects.md

연계 실시간 산업 동향

총 6건

※ 해당 개념의 24시간 내 직접 속보가 없어 반도체 공학 편 대표 실시간 공급망 뉴스를 연동합니다.

디일렉10. 2.

SK하이닉스, 세계 최초 16단 HBM4 양산 출하 개시… TSMC CoWoS-L 공정 직결

SK하이닉스가 6세대 HBM4 16단 48GB 모듈 양산에 돌입했다. 베이스 다이에 TSMC 3나노 파운드리 공정을 적용하고 Cu-Cu 하이브리드 본딩을 결합하여 대역폭 2.2TB/s를 달성했다.

HBM4 16단 양산 및 베이스다이 로드맵원문

SemiAnalysis10. 2.

ASML, 차세대 0.55 High-NA EUV 노광기 'EXE:5200' 2026 출하 가속… 인텔·TSMC 14A 도입 경쟁

ASML이 시간당 웨이퍼 220매를 처리하는 0.55 NA High-NA EUV 상용 모델 EXE:5200 양산 라인 가동을 알렸다. 인텔 14A와 TSMC A14 공정의 2026-2027 도입 선점이 가시화된다.

High-NA 0.55NA 노광기 상용 출하원문

전자신문10. 1.

TSMC, 2나노(N2) GAA 공정 양산 수율 70% 돌파… 애플 A19 Pro 전량 단독 생산 확정

TSMC 신주 바오산 20팹의 2nm 나노시트(GAA) 공정 수율이 70%대에 안착하며 애플 차세대 AP A19 Pro 양산에 들어갔다. 고성능 HPC 고객사를 겨냥한 N2P 및 후면전력 A16 준비도 순항 중이다.

2nm GAA 나노시트 양산 수율원문

전자신문10. 1.

석 달 만에 '사상 최대'…'60조' 마이크론, 다음은 '190조' 삼전닉스

미국 메모리 반도체 기업 마이크론테크놀로지가 사상 최대 분기 실적을 기록했다. 인공지능(AI) 데이터센터 투자 확대가 메모리 수요를 끌어올린 결과다. 다음 분기 실적 전망도 시장 기대를 웃돌았다. 메모리 슈퍼사이클에 대한 기대감이 커지는 가운데 시장의 시선은 삼성...

반도체 공급망 관련원문

DIGITIMES Tech10. 1.