포스트 실리콘 2D 원자층 채널 (MoS2)

3.6 포스트 실리콘 2D 소재 (TMD MoS₂/WS₂) 및 서브 1 nm 차세대 채널

💡 3초 핵심 요약

실리콘의 원자 한계를 깨는 원자 1장 두께(≈0.7 nm) 의 궁극의 2차원 나노시트.

전이금속 디칼코게나이드(TMD: MoS₂, WS₂, WSe₂)는 반데르발스 결합으로 쌓인 MX₂ 샌드위치다. 층 사이에는 끊어진 결합(dangling bond)이 없고, 밴드갭은 약 1~2 eV로 논리 스위치에 딱 맞다. 게이트가 원자 한 장을 전면 제어하므로 DIBL이 극도로 작아지고, CFET 이후 실리콘이 더 이상 얇아질 수 없는 구간 — 서브 1 nm 실효 채널 — 의 유일한 현실 후보가 된다.

비유하면 이렇다. 실리콘 나노시트를 계속 깎는 것은 두꺼운 통나무를 대패로 밀어 합판을 만드는 일이다. 얇아질수록 대패 자국(표면 거칠기)이 나무 전체의 강도가 된다. TMD는 처음부터 한 장짜리 합판을 키우는 일이다. 대패가 필요 없다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 단원자층 2차원 반도체(MoS2 TMD) 전계효과 트랜지스터: 반금속 Bi/Sb 반데르발스 접촉 및 탑게이트 고유전율 절연막

🎨 눈으로 보는 핵심 공정 아키텍처 & 인포그래픽

1. 2D TMD 반도체 6단 집적 시퀀스 & 인라인 폐루프 검증 게이트

💡 [2D TMD 반도체 6단 집적 시퀀스] 300mm MOCVD 단원자 성장 → 저손상 채널 격리 → 반금속 vdW 오믹 콘택 → 무손상 게이트 스택 → 듀얼 게이트 → 3D BEOL 통합

*<b>💡 [2D TMD 반도체 6단 집적 시퀀스] 단원자 두께 T_ch = 0.68±0.03nm, Rc < 100Ω·μm, Ion/Ioff > 10⁸, DIBL < 30mV/V 인라인 폐루프 게이트</b>*

2. 2D TMD vs 극박 Si vs CNT vs 그래핀 4대 포스트 실리콘 채널 물성 대조

💡 [2D TMD vs 극박 Si vs CNT vs 그래핀 4대 채널 물성 대조] 채널 두께, 밴드갭, 이동도 보존성, 댕글링 본드, 온/오프 전류비, 서브 1nm 가능성

*<b>💡 [2D TMD vs 극박 Si vs CNT vs 그래핀 4대 채널 물성 대조] TMD 두께 0.65nm로 단채널 효과 λ ∝ √(t_ch) 극소화 및 댕글링 본드 제로로 온/오프 비 > 10⁸ 달성</b>*

3. 트랜지스터 채널 소재 혁신 패러다임 진화사 (1960s ~ 2035+)

💡 [트랜지스터 채널 소재 혁신 패러다임 진화사] 1960s-2010s 3D 벌크 Si → 2011-2026 3D Si 나노시트(FinFET/GAA/CFET) → 2028+ 단원자 2D TMD 혁명

*<b>💡 [트랜지스터 채널 소재 혁신 패러다임 진화사] 3차원 벌크 표면 결함 채널에서 원자 1장 2차원 반데르발스 무결점 채널로의 대전환 (A10 Sub-1nm 시대)</b>*

4. 2D TMD 반도체 4대 공정 난제 및 첨단 수율 극복 솔루션 트리

💡 [2D TMD 반도체 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] 페르미 레벨 피닝(FLM) · 300mm 웨이퍼 성장 · 탑게이트 산화 손상 · pFET 정공 이동도 불균형

*<b>💡 [2D TMD 반도체 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] 반금속 Bi/Sb vdW 접촉(Rc < 100Ω·μm), 에피택셜 MOCVD 단결정 성장, hBN 무손상 게이트, WSe2 대칭 CMOS</b>*

읽는 법 (팹 엔지니어 시점)

적층 CFET형 2D CMOS 스케치:

차세대 노드 진화 — 실리콘에서 원자 시트로 (로드맵 분석)

위의 3번 인포그래픽(D3)에서 조망하듯, 트랜지스터 채널은 3D 벌크 실리콘에서 FinFET/GAA 3D 나노시트를 거쳐, 실리콘의 물리적 한계(두께 < 3nm 시 표면 거칠기 산란 및 이동도 붕괴)에 도달하면 궁극의 단원자 2D TMD(MoS₂/WS₂)로 전면 교체됩니다.

로드맵을 정직하게 읽으면: A14는 아직 2세대 실리콘 나노시트다. 2D TMD는 A14의 양산 채널이 아니라, A12 이후~A10 급에서 채널 소재 옵션으로 들어가는 연구 트랙이다. 2026 VLSI에서 TSMC·ASML·imec이 50 nm CPP급 상보 2D 소자와 높은 동작 수율을 보인 것은 “과학”에서 “공정 모듈”로 넘어가는 신호이지, 내일 N2를 대체한다는 뜻이 아니다.

🔍 왜 CFET 이후 실리콘은 종말을 고하는가

종말이라는 말은 마케팅에 가깝다. 정확한 엔지니어링 문장은 이것이다.

1) 정전 제어 vs 몸체 두께의 딜레마

쇼트채널을 잡으려면 채널(몸체)을 게이트 길이의 1/3 이하로 얇게 만들어야 한다. Lg ≈ 12 nm면 t_Si는 대략 4 nm 이하. CFET로 n/p를 수직 적층해도 각 층의 실리콘 시트는 더 얇아져야 밀도가 산다. 3 nm 이하 Si 시트는 이미 “부피”가 아니라 “두 개의 거친 계면”이다.

2) 양자 구속 — 유효질량이 커지고 서브밴드가 벌어진다

두께가 전자의 드브로이 파장(~수 nm) 아래로 내려가면 수직 방향 운동량이 양자화된다. 서브밴드 간격이 벌어지고, 바닥 서브밴드의 곡률(유효질량)이 나빠져 같은 게이트 오버드라이브에서 밀도·속도가 동시에 죽는다. 구속 길이는 산란 평균자유행로와 맞물려, 상온 실리콘 나노시트에서 대략 8 nm 이하부터 전자가 “얇은 막”으로 행동한다는 평가가 있다.

3) 표면 산란 — 대패 자국이 채널 전체가 된다

울트라씬 Si에서 이동도 붕괴의 주범은 포논보다 표면 거칠기 산란(SR) 이다. Roughness 한 원자가 채널 두께의 상당 비율이 된다. 고농도 inversion에서는 수직 전계가 SR 산란을 더 키운다. 도핑은 상대적으로 덜 아프다. 즉 얇게 만들수록, 켜려 할수록 더 미끄럽다.

4) 컨스트릭션 반사

GAA/CFET는 두꺼운 S/D 에피에서 얇은 시트로 전자를 squueze한다. 모드 에너지가 갑자기 바뀌면 양자 반사(backscattering) 가 생긴다. 산란이 적당히 있으면 오히려 반사가 줄기도 하지만, 궁극의 탄도 소자로 갈수록 이 기하 손실이 드러난다. 2D TMD는 채널 전체가 처음부터 2D라, “3D 전자 → 2D 전자” 변환 세금이 구조적으로 작다.

5) 그래서 실리콘은 어디로 가나

📐 이론을 지탱하는 3대 수식과 직관적 물리

실리콘을 대체할 2D 반도체의 물리적 필연성은 스케일링 자연 길이의 극소화, 페르미 준위 핀 고정 해제, 양자 구속 직접 밴드갭 전이라는 3대 양자역학 법칙으로 증명된다.

[수식 1] 자연 길이(Natural Length λ) 스케일링과 서브 5nm 채널 DIBL 억제

MOSFET의 단채널 효과(SCE)를 억제하고 드레인 유도 장벽 하강(DIBL)을 방어하기 위한 최소 게이트 길이(L_min)는 채널의 자연 길이(Natural Length, λ)의 약 3~4배 이상이어야 한다:

[수식 2] 반데르발스 접촉과 페르미 준위 핀 고정(Fermi-Level Pinning) 해제

기존 금속-실리콘 접합은 계면의 끊어진 결합(Dangling Bonds)으로 인해 금속 유도 갭 상태(MIGS)가 발생하여 페르미 준위가 특정 에너지에 강제로 고정된다(S → 0):

[수식 3] 단원자층 양자 구속에 의한 직접 밴드갭 전이 (Direct Bandgap Crossover)

벌크 상태의 MoS₂ 결정은 간접 밴드갭(Eg ≈ 1.29 eV)을 가지지만, 원자 1장(Monolayer, 1L)으로 쪼개지면 양자 구속 효과로 인해 직접 밴드갭(Eg ≈ 1.85 eV)으로 전이된다:

⚙️ 심층 물리 및 팹 단위 공정

1) TMD 결정과 1~2 eV 밴드갭

화학식 MX₂. M = Mo, W (6족 전이금속), X = S, Se, Te.

대략적인 갭 (단층, 실온 근처):

실리콘(1.12 eV)보다 갭이 큰 것이 단점이 아니다. 단층에서 직접 갭 + 원자 두께 정전 제어가 오프 누설을 잡고, 1.6~2.0 eV는 0.6~0.7 V Vdd 로직에 충분한 장벽을 준다. 그래핀이 로직에서 탈락한 이유(제로갭, 켜지지 않음)를 TMD가 정면으로 해결한다.

유효질량은 Si 전자보다 무거운 편이다. 그래서 장채널 이동도 숫자만 보면 Si에 진다. 이기는 지점은 μ가 아니라 Lg < 10 nm에서 꺼지는 능력과 DIBL이다.

2) 0.7 nm인데도 표면이 없다 — DIBL 억제의 본질

실리콘의 표면은 sp³ 결합이 끊긴 곳이다. H-passivation, SiO₂, high-κ 어디든 계면 트랩(Dit)이 생긴다. TMD 기저면은 칼코겐이 금속을 덮어 결합이 이미 닫혀 있다.

결과:

실패 모드도 명확하다. 황 공공(SV)은 갭 안 트랩이고, 금속 증착 시 칼코겐을 뜯으면 그 지점에 페르미 준위 핀닝이 생긴다. “무결점 표면”은 이상향이고, 팹의 일은 공공 밀도 < 10¹² cm⁻², 입계를 채널 밖으로 쫓는 것이다.

3) 2D의 3대 양산 난제

#### (A) 대면적 웨이퍼 CVD / MOCVD 에피

온도 창: 고품질 단결정은 종종 >700 °C. Cu BEOL 위 적층은 <400 °C. 이 간극이 “프론트엔드 채널”과 “3D 적층 채널”을 갈라놓는다. 385 °C대 MoS₂ 성장으로 모놀리식 스택 CMOS를 보인 연구(삼성 DRC 참여)는 후자 트랙의 이정표다.

입계는 이동도와 변동의 적이다. 폴리 MoS₂라도 콘택트를 다시 설계하면 단결정 플레이크에 가까운 Id를 낼 수 있다(SAIT·SNU, 200 mm, 수율 >99.9%). 로직 고성능은 결국 웨이퍼 스케일 단결정 또는 충분히 큰 도메인 + 정렬된 zigzag 엣지를 요구한다.

#### (B) 쇼트키 + Rc — 진짜 병목

채널 μ가 50 cm²/V·s여도, Rc가 수 kΩ·μm이면 Lg 20 nm 소자의 전류는 콘택트가 먹는다. IRDS 타깃은 대략 Rc ~ 100 Ω·μm 이하, 이상적으로는 양자 한계 근처.

왜 금속이 안 붙나?

1. vdW 갭 — 터널 장벽. 2. MIGS + 결함 핀닝 — 일함수를 바꿔도 페르미가 갭 안 결함에 고정. 3. 치환 도핑 불가 — 이온주입은 격자를 부순다. 변성 도핑·전하 전송 도핑은 열·신뢰성에 약하다. 4. 짧은 전송 길이 LT — 콘택트 길이를 10 nm 아래로 줄이면 탑 콘택트만으로는 전류를 다 못 넣는다. 하이브리드(탑+엣지)가 유리.

실험 이정표:

#### (C) 저온 전사

사파이어/금 위에서 키운 단결정을 타깃 웨이퍼로 옮기는 기술. PMMA, 열박리 테이프, 웨이퍼 본딩, 물 침투 박리 등.

실패 모드:

전사는 R&D 가속과 이종 적층 프로토타입에 남고, HVM 채널은 MOCVD 직접 성장 + 선택 영역 핵생성이 이긴다.

4) 세미메탈(Bi, Sb)과 밴드 매칭 — 오믹의 돌파구

MIT 계열의 핵심 직관: 세미메탈은 갭 근처 상태밀도가 작다 → MIGS가 약하다 → 핀닝이 풀린다. 동시에 TMD 쪽에 축퇴 상태(induced doping)가 생겨 터널 거리가 짧아진다.

팹 관점의 남은 숙제:

📊 실리콘 vs CNT vs 2D TMD — 스펙 비교

수치는 로직 채널 관점의 대표 구간이다. 연구 최고치와 HVM 평균을 섞지 않도록, 열에 “성격”을 명시했다.

🏢 글로벌 연구 및 로드맵

TSMC — 실리콘을 끝까지, 2D는 IEDM/VLSI에

해석: 파운드리는 채널을 “연구 포스터”가 아니라 **CPP·수율·상보” 언어로 말하기 시작했다.

imec — 2D를 CFET 로드맵의 다음 모듈로

삼성 종합기술원 (SAIT) — 웨이퍼와 수율로 승부

학계 축

팹 인테그레이션 — 실제로 넣는다면

프론트엔드 교체 (먼 길)

1. isolation / dummy gate 대신 TMD 채널 먼저 또는 RMG 유사 흐름. 2. 선택 MOCVD → 캡 → 게이트 스택 (hBN or 저손상 ALD) → 세미메탈 콘택트 홀 → Bi/Sb + 배리어 → 중간선. 3. n/p 이중 소재면 두 번의 선택 성장 또는 한 장의 ambipolar + 일함수. 4. 열: Bi confinement 없으면 중간선이 채널을 죽인다.

더 가까운 길: BEOL 위 저온 2D CMOS

수율 킬러 체크리스트

엔지니어가 기억할 설계 규칙

1. μ 자랑 금지. Lg 10 nm에서 이기는 것은 SS, DIBL, Rc, 변동이다. 2. 단층 종교 금지. 콘택트 길이가 짧으면 2–3층이 Ion에 유리할 수 있다. 정전 제어와 타협점을 재라. 3. 일함수만 바꾸지 마라. 핀닝이 있으면 Ti든 Pt든 같다. 세미메탈·UHV·결함 밀도가 한 세트다. 4. 전사는 프로토타입. HVM은 직접 성장. 5. Si CFET를 적대시하지 마라. 2D는 CFET가 깎아 놓은 셀 높이·후면 전원·고밀도 배선 위에 올라탈 때 가치가 폭발한다.

🔗 관련 링크

핸드북 내부 연계 학습:

이 챕터의 한 문장 결론. 실리콘은 게이트를 입체적으로 감싸는 쪽으로 살아남고, 2D TMD는 감쌀 몸체를 원자 한 장으로 바꿔 산다. 양산의 심판은 밴드갭이 아니라 300 mm MOCVD와 400 °C를 견디는 세미메탈 콘택트다.