3D 적층 모놀리식 CFET

3.4 모놀리식 CFET (Complementary FET) 아키텍처

💡 3초 핵심 요약

CMOS는 항상 nFET과 pFET이 한 쌍이다. 지금까지는 그 쌍을 같은 층의 옆집으로 지었다. 옆집 사이에는 반드시 마당(n–p 분리, n-to-p isolation)이 필요하고, 그 마당이 표준셀 면적의 상당 부분을 잡아먹는다. 게이트 피치와 메탈 피치를 EUV로 아무리 조여도, 옆집 마당은 사라지지 않는다.

모놀리식 CFET은 그 옆집을 2층 복층으로 올린다. 아래층에 n(또는 p), 위층에 반대 극성, 가운데에 중간 유전체 격벽(MDI, Middle Dielectric Isolation)을 깐다. 인버터 한 칸이 차지하는 땅은 이론상 거의 절반. 도시로 치면 저층 단독주택 단지를 허물고 같은 대지에 복층 타운하우스를 짓는 것이다. 엘리베이터(수직 비아·미들 컨택)와 방화벽(MDI)과 배관(후면 전원 BSPDN)이 없으면 살 수 없는 집이다.

한 줄 더. 모놀리식(monolithic)은 한 장의 웨이퍼에서 아래·위 소자를 한 흐름으로 같이 깎는다. IBM 쪽 시퀀셜(sequential) CFET처럼 아래층을 거의 완성하고 위층을 따로 붙이거나 전사하는 길이 아니다. 업계 주류(인텔·삼성·TSMC)는 2026년 시점 모놀리식을 선두 통합 방안으로 본다. 열 예산이 한 번으로 끝나고, 게이트를 위아래가 공유하기 쉽고, 웨이퍼당 공정 비용이 시퀀셜보다 낮다. 대신 초고종횡비 식각, 위아래 에피 동시 제어, 중간 격벽, 다층 컨택이 한꺼번에 몰린다.

🎨 눈으로 보는 핵심 구조도

💡 [3D 공학 정밀 구조도] 모놀리식 상보형 전계효과 트랜지스터(Monolithic CFET): 수직 3D nFET/pFET 스택 및 중간 유전체 격리

🎨 눈으로 보는 핵심 공정 아키텍처 & 인포그래픽

1. 모놀리식 CFET 6단 집적 시퀀스 & 인라인 폐루프 검증 게이트

💡 [모놀리식 CFET 6단 집적 시퀀스] 다층 초격자 에피 → HAR 핀 식각 → 하부 S/D & MDI → 상부 S/D & 릴리스 → 듀얼 WFM HKMG → MOL & 후면 전원망

*<b>💡 [모놀리식 CFET 6단 집적 시퀀스] MDI = 28±2nm, AR > 20:1, θ ≥ 89.5°, Vth 편차 < 15mV, 로직 셀 면적 50% 압축 인라인 폐루프 게이트</b>*

2. CFET vs GAA vs FinFET vs 평면 4대 아키텍처 정전기 및 레이아웃 대조

💡 [CFET vs GAA vs FinFET vs 평면 4대 아키텍처 대조] 단면 기하구조, 유효 채널폭(Weff), n-p 수평 분리 마당, 표준 셀 높이(Track), 면적 축소율

*<b>💡 [CFET vs GAA vs FinFET vs 평면 4대 아키텍처 대조] 수평 분리 마당(0nm) 소멸 및 3.5T 극소 트랙 달성으로 상대 면적 0.15×(GAA 대비 50% 추가 축소) 구현</b>*

3. CMOS 로직 면적 스케일링 패러다임 진화사 (1980s ~ 2030+)

💡 [CMOS 로직 면적 스케일링 패러다임 진화사] 1980s-2010s 2D 평면(STI 마당) → 2011-2024 3D 채널(FinFET/GAA) → 2026+ 3D 체적 적층(CFET + BSPDN)

*<b>💡 [CMOS 로직 면적 스케일링 패러다임 진화사] 수평 평면 배치에서 수직 3D 체적 집적으로의 대전환: 셀 면적 50% 축소(A_cell ≈ 0.5×) 및 후면 전원 분리</b>*

4. 모놀리식 CFET 4대 공정 난제 및 첨단 수율 극복 솔루션 트리

💡 [모놀리식 CFET 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] HAR 식각 틸팅 · MDI 절연막 결함 · 듀얼 WFM 패터닝 · 복층 비아(Tall Contact) 저항

*<b>💡 [모놀리식 CFET 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] 극저온 ICP(-60℃) 식각, ALD SiOCN(k<4.5) MDI 충진, 섀도우 마스크 & Dipole 튜닝, BSPDN 직결 연결</b>*

평면 CMOS → Fin/GAA 나란히 → 모놀리식 CFET (게이트 축을 바라본 단면도)

모놀리식 vs 시퀀셜 (공정 철학)

🔍 왜 필요한가? — 옆집 마당이 노드를 잡아먹던 날

1) CMOS의 원죄: Complementary는 면적이다

인버터·NAND·SRAM 풀업/풀다운은 n과 p가 동시에 있어야 한다. FinFET·GAA 시대에도 이 짝은 같은 평면에 놓였다. 게이트 피치(CPP)는 고NA EUV와 멀티패터닝으로 40 nm대까지 내려왔다. TSMC 나노시트 연구선이 ~48 nm CPP 근처에서 “이 세대 리소의 바닥”을 말한 이유다. 그런데 CPP를 줄여도 n과 p 사이 공간은 웰 격리, 더미 핀, 스트레스 라이너, 리소 오버레이가 버티고 있어서 표준셀 트랙 수(6T→5T)를 한 칸 더 깎기 어렵다. Imec이 CFET으로 3T 셀까지 로드맵을 그리는 것은, 트랙을 리소가 아니라 수직 적층으로 없애기 때문이다.

2) GAA가 준 것, 못 준 것

나노시트는 정전 제어와 폭 튜닝을 줬다. 삼성 SF3 MBCFET, TSMC N2, 인텔 18A RibbonFET이 그 세대다. 그러나 인버터 면적은 여전히 n 폭 + p 폭 + 분리였다. 시트를 두껍게·많이 쌓으면 구동은 늘지만 셀 높이는 그대로다. Forksheet는 n/p 사이에 유전체 벽을 세워 마당을 조금 줄인다. 중간 정거장이다. CFET은 마당을 90도 회전시켜 없앤다.

3) 왜 하필 모놀리식인가

시퀀셜은 아래층을 완성하고 위층을 붙인다. 위층에 Ge, III–V, 다른 결정면(인텔이 연구하는 n/p 다른 방위)을 넣기 쉽다. 그러나 웨이퍼 본딩 보이드, 정렬, 두 배의 열 사이클, 비용이 따라온다. 인텔 VP Myunghee Na가 업계 컨센서스로 말한 것처럼, 모놀리식이 선두 통합 스킴이다. 한 번의 슈퍼래티스, 한 번의 더미게이트, 한 번의 HKMG. 게이트를 위아래가 공유하면 인버터 입력이 자연스럽게 한 기둥이다. SRAM에서는 그 공유를 깨고 위·아래 게이트를 따로 바이어스해야 하는 순간이 온다. TSMC가 위·아래 각각 여러 Vt를 데모한 이유가 그것이다.

4) 숫자로 보는 전환 이유

이 숫자들은 2026년 연구 실리콘이다. 양산 SKU가 아니다. 양산은 A14/A10급, 대략 2028–2031 창으로 보는 것이 현장 컨센서스다. GAA 2 nm가 2025–2027 램프인 것과 혼동하지 말 것.

📐 이론을 지탱하는 3대 수식과 직관적 물리

모놀리식 CFET은 단순한 소자 적층이 아니라, 기하학적 트랙 스케일링 한계 돌파, 나노 유전체 절연 파괴 내성, 3차원 일함수 공학이 결합된 집적회로의 정점이다.

[수식 1] 표준셀 면적 축소 방정식 (Standard Cell Area Scaling)

표준셀의 총 면적 A_cell은 콘택 게이트 피치(CPP)와 셀 높이(Cell Height)의 곱으로 정의된다:

[수식 2] 중간 유전체 격벽(MDI, Middle Dielectric Isolation) 절연 및 기생 용량

상하단 FET 사이를 격리하는 MDI 층은 상층 소스와 하층 드레인 사이의 전압 차이를 버티면서 기생 커패시턴스를 억제해야 한다:

[수식 3] 상하단 독립 일함수 튜닝 (Dual Work Function Tuning)

모놀리식 CFET은 단일 수직 게이트 트렌치를 파고 아래층(nFET)과 위층(pFET)을 동시에 게이팅한다. 이때 두 소자의 목표 문턱전압(Vth ≈ ± 0.2 V)을 맞추려면 게이트 일함수(Φ_m)가 달라야 한다:

⚙️ 심층 작동 메커니즘과 팹 단위 공정

소자 동작 — 복층 수도꼭지

아래층 nFET은 전자, 위층 pFET은 정공. 인버터 입력은 공통 게이트 기둥이 두 채널을 동시에 민다. 출력을 내려면 위층 드레인과 아래층 드레인을 수직 미들 비아로 묶어야 한다. 그 비아가 셀 안의 승강기다. 게이트가 공유되면 면적과 부하는 이득이지만, SRAM 패스게이트처럼 위만 켜고 아래는 다른 Vt가 필요하면 게이트를 쪼개고 컨택을 두 개 올린다. 후면에서는 VDD/VSS가 직접 비아로 아래 소자에 꽂힌다. 전면 배선은 신호만 남긴다. CFET과 BSPDN은 세트로 설계된다.

단위 스텝 1 — 슈퍼래티스 에피 (AMAT / ASM / TEL RP-CVD)

300 mm 벌크 Si. 아래 FET과 반대 타입으로 웰을 심어 접합 격리의 씨앗을 만든다. RP-CVD로 Si / SiGe를 나노미터 단위로 교대 성장. 아래 채널용 Si 시트 2~3장, 가운데 두꺼운 희생 SiGe(나중에 MDI가 들어갈 자리이기도 함), 위 채널용 Si 시트 2~3장. Ge 분율은 아래·위가 다를 수 있다. 선택 식각비와 채널 스트레스를 따로 맞추기 위함이다. 인텔은 위·아래 결정 방위를 달리 가져가 pFET 이동도를 올리는 길을 공개했다. 결함: 전위, 힐록, 두께 드리프트. 한 장이 1 nm 어긋나면 위·아래 Ion이 갈라져 인버터 스큐가 난다. 인라인 XRD / SE / TEM 쿠폰이 에피 툴의 KPI다.

단위 스텝 2 — 핀 식각과 STI

고NA EUV로 나노시트 핀을 정의하고, 램리서치 / TEL ICP로 Si/SiGe 스택을 한 번에 깊게 판다. AR이 GAA의 거의 두 배. 보잉·트위스팅이 나면 위 시트와 아래 시트의 폭이 달라진다. 사이클릭 식각 + 증착 보호막(ALE 성격)으로 수직성을 산다. STI 산화·CMP 후 핀 높이를 드러낸다.

단위 스텝 3 — 더미 게이트, 내부 스페이서, S/D 에피

폴리 더미 게이트는 GAA와 같다. 차이는 위·아래 S/D를 다른 도전형으로 넣어야 한다는 것. 전형적 흐름: 아래 쪽 리세스 → Si:P 또는 SiGe:B 선택 에피 → 캡 → 위쪽 리세스 → 반대 에피. 마스크가 한 장 더 들고, 아래 에피가 위 에피 열(대략 500–700 °C급 선택 에피)에 도너 확산·형태 붕괴로 당한다. 그래서 저온 에피, 레이저 스파이크, 카본 공도핑이 붙는다. 삼성 논문이 강조한 결함 없는 에피가 여기서 수율을 가른다.

단위 스텝 4 — Middle Dielectric Isolation (MDI)

위 FET과 아래 FET의 게이트가 붙으면 쇼트 또는 원치 않는 공통 게이트가 된다. 채널 사이의 희생층을 빼고 SiN / SiO₂ / 저유전 복합을 ALD·CVD로 채워 격벽을 만든다. 삼성 3D stacked FET의 핵심 모듈로 이름이 올랐다. 너무 얇으면 누설·용량, 너무 두꺼우면 스택이 높아져 식각 AR이 커진다. CMP로 위 핀 꼭대기를 드러내야 다음 에피와 컨택이 산다. 보이드가 남으면 나중에 메탈이 스며 층간 쇼트다.

단위 스텝 5 — 시트 릴리즈와 HKMG, 다 Vt

GAA와 같이 희생 SiGe를 HCl 또는 습식 선택 식각으로 뺀다. CFET은 위 군과 아래 군을 한 케미스트리로 빼야 해서, Ge% 설계가 곧 릴리즈 윈도다. 내부 스페이서는 위·아래 각각 두께를 맞춰 RC를 가른다. HK(HfO₂ 계) + IL + 워크펑션 메탈 적층. n은 TiAlC 계, p는 TiN 풍부. Imec이 밀어 올린 dipole (La, Al 등) Vt 튜닝은 CFET 열 예산과 맞춰야 한다. 위·아래가 같은 게이트 홀을 공유하면 WFM을 층마다 바꾸기 어렵다. 그래서 TSMC는 후면 게이트 컨택과 수직 플러그 두 종류로 SRAM에서 위·아래 바이어스를 갈랐고, 위·아래 각각 세 단계 Vt까지 데모했다.

단위 스텝 6 — 컨택, MOL, 후면 전원

전면: 자기정렬 컨택, Ru/Mo 라이너, 미들 비아(위 S/D ↔ 아래 S/D, 게이트 ↔ 메탈0). 종횡비가 미친 듯이 높다. 보이드 = 오픈, 오버에치 = 아래 게이트 펀치스루. 후면: 캐리어 본딩, 기판 박화, 직접 후면 비아로 전원. 인텔 PowerVia 세대의 연장선이 CFET에서 필수에 가깝다. 전면에 전원 레일을 남기면 3T 셀의 이득이 배선에서 죽는다.

장비 한 줄. 에피 ASM/AMAT, 식각 램리서치/TEL, ALD ASM/TEL, EUV ASML EXE(고NA)가 핀·게이트·비아를 나눠 맡는다. CFET은 특정 한 툴의 혁명이 아니라 GAA 모듈을 수직으로 두 번 겹친 통합 전쟁이다.

⚠️ 나노 한계 결함과 현장 해결책

신뢰성. 위층은 방열 경로가 길어 HCI·자기발열에 취약하다. 아래층은 후속 열에 계면 trap이 쌓인다. HTOL에서 위·아래를 따로 모니터하지 않으면 평균은 통과하고 셀은 죽는다. 패키지까지 가면 BSPDN 범프와 박화 웨이퍼 휨이 기계 응력 → 피에조 이동도로 위 n/p 균형을 흔든다.

📊 세대별·방식별 스펙 비교

극성 스택. 삼성 데모는 트리플 NS pFET + 트리플 NS nFET. 인텔·TSMC 초기 공개는 2×2 시트가 많다. 시트 수는 전류와 열과 식각 AR의 삼중 타협이다.

🏢 글로벌 파운드리·메모리·장비 생태계

TSMC. IEDM에서 n-on-p 나노시트 CFET 로직·SRAM. 후면 게이트 컨택, SRAM용 수직 플러그 이종, 위·아래 다중 Vt. N2는 GAA이지 CFET이 아니다. A16은 후면 전원. CFET은 그 다음 노드 후보. 고객 DTCO가 라이브러리 트랙을 언제 3T로 여는가가 양산 신호다.

인텔. 모놀리식 주력 발언이 가장 명확. 위·아래 다른 Si 결정 방위로 pFET 보강. VLSI 2026 45 nm CPP 인버터. 18A RibbonFET+PowerVia는 CFET이 아니라 연습장이다. 후면 비아가 몸에 익어야 복층 전원이 산다. 하이브리드 기판(층마다 최적 웨이퍼)도 병행 연구.

삼성 파운드리. VLSI 2026 *First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm, triple nanosheet*. MDI, 에피 품질, 트리플 시트로 전류를 확보. GAA를 3 nm에 먼저 넣은 경험은 자산이나, CFET 수율은 별 경기다. LSI·HPC 내부 시험 칩이 로드맵 발표보다 진실에 가깝다.

IBM / Imec. IBM은 시퀀셜·오프셋 스택에 무게. Imec은 mCFET/sCFET 모듈 — 후면 컨택, dipole 다 Vt — 을 파트너(인텔·TSMC·삼성·장비)에 공급하는 공통 레시피 공장. 3T 셀, A3 노드까지 로직 로드맵을 CFET에 걸어 두었다.

SK하이닉스 / 삼성 메모리. CFET은 로직 소자다. 메모리 팹이 당장 셀을 CFET으로 바꾸지 않는다. 다만 HBM 로직 다이, 커스텀 CPU/GPU 파운드리 수요가 TSMC/삼성 로직 로드맵을 당긴다. 후공정 박화·본딩 노하우는 시퀀셜 CFET과 장비 언어가 같다.

장비. ASML 고NA: 핀·게이트·비아 오버레이. 램리서치: 딥 Si/SiGe 식각, ALE. TEL: 에치·코팅·세정. ASM: Si/SiGe 에피, HK ALD. AMAT: 에피·갭필·CMP·계측. 아무도 “CFET 전용 한 방”을 팔지 않는다. GAA 툴셋의 레시피와 챔버 청정도를 한 단계 더 조이는 시장이다.

실측 태도. 2026년 컨퍼런스 피치는 연구 피치다. 양산 CPP, 수율, 패키지 열은 아직 고객 NDA 안이다. “내년 노드가 CFET”이라는 슬라이드는 마케팅이다. GAA가 먼저 돈을 벌고, CFET은 그 다음 밀도 카드다.

한 장으로 닫기

모놀리식 CFET은 트랜지스터의 정전 혁명이 아니다. CMOS 짝의 도시계획 혁명이다. 나노시트가 디버깅된 뒤에야, 그 시트를 위아래로 한 웨이퍼 흐름에 구워 넣을 자격이 생긴다. 성공의 조건은 세 가지로 줄인다. ① 에피 두께와 식각 폭이 위·아래에서 같다. ② MDI가 구멍 없이 얇다. ③ 미들 비아와 후면 전원이 셀 안에서 만난다. 이 셋이 동시에 양산 창에 들어오는 해가 로직 1 nm급의 진짜 시작이다.

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