차세대 3D DRAM 및 4F² 수직 채널(VCT)

4.1 2D DRAM 한계 및 차세대 3D DRAM 4F² VCT

💡 3초 핵심 요약

2D DRAM은 한 평짜리 원룸에 냉장고(커패시터)를 점점 더 높게 쌓아 올리는 아파트다. 방 면적(셀 피치)은 줄이는데 저장 용량은 유지해야 하니 실린더가 하늘로 치솟고, 옆집과 붙으면서 누설·쓰러짐·식각 불량이 폭발한다. 4F² VCT 3D DRAM은 냉장고를 옆으로 눕히지 않고, 트랜지스터를 땅속으로 수직 기둥(Vertical Channel Transistor)으로 박고 셀을 4F² 격자로 재배치하는 전환이다. 같은 실리콘 대지에서 방 두 채를 한 채로 합친 밀도를 내고, 그다음 세대는 그 기둥을 층층이 쌓는 진짜 3D 메모리 도시로 간다.

비유를 한 줄 더 밀면: 6F²는 주차면 3칸짜리 경사로 주차장, 4F² VCT는 엘리베이터 샤프트 하나에 차를 수직으로 넣는 타워 주차장이다. 면적당 대수(비트)가 점프하고, 문제는 “차를 어떻게 세우나”가 아니라 “샤프트를 얼마나 곧고 깨끗하게 뚫나”로 바뀐다.

🎨 눈으로 보는 구조/공정 비교

💡 [3D 공학 정밀 구조도] 차세대 3D VCT(수직 채널 트랜지스터) 4F2 DRAM 셀 어레이: 수직 실리콘 필러 채널, 매립형 비트라인(BBL) 및 적층 실린더 커패시터

🎨 눈으로 보는 핵심 공정 아키텍처 & 인포그래픽

1. 4F² VCT DRAM 6단 제조 집적 시퀀스 & 인라인 폐루프 검증 게이트

💡 [4F² VCT DRAM 6단 집적 시퀀스] 매립 비트라인(BBL) → 수직 실리콘 필라 식각 → 360° GAA 게이트 → 상부 S/D 콘택 → 실린더 커패시터 → 금속 배선/PUC

*<b>💡 [4F² VCT DRAM 6단 집적 시퀀스] 필라 수직도 θ ≥ 89.5°, d = 18±1nm, BBL 저항 < 15Ω/sq, Cs ≥ 15fF/cell, 리프레시 t_REF > 64ms 인라인 폐루프 게이트</b>*

2. 2D 6F² vs 4F² VCT vs 3D 적층 DRAM vs 2T0C IGZO 4대 셀 아키텍처 대조

💡 [2D 6F² vs 4F² VCT vs 3D 적층 DRAM vs 2T0C IGZO 대조] 셀 면적(A_cell), 채널 구조, 커패시터 종횡비(AR), 누설전류 및 서브 10nm 스케일링

*<b>💡 [2D 6F² vs 4F² VCT vs 3D 적층 DRAM vs 2T0C IGZO 대조] 6F² 사선 배치에서 4F² VCT 정방 격자로 33% 면적 감축 및 3D 수직 다층 적층 로드맵</b>*

3. DRAM 셀 아키텍처 패러다임 진화사 (1970s ~ 2035+)

💡 [DRAM 셀 아키텍처 패러다임 진화사] 1970s-1990s 평판 8F² 셀 → 2000s-2024 6F² 매립 게이트(BCAT) 황금기 → 2026+ 4F² VCT 및 수직 3D 적층 DRAM

*<b>💡 [DRAM 셀 아키텍처 패러다임 진화사] 초고층 실린더 쓰러짐의 2D 평면 한계에서 수직 채널(VCT) 및 3D 다층 적층으로의 패러다임 대전환</b>*

4. 4F² VCT & 3D DRAM 4대 공정 난제 및 첨단 수율 극복 솔루션 트리

💡 [4F² VCT & 3D DRAM 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] 수직 필라 식각 틸팅 · 매립 비트라인(BBL) 저항 · 커패시터 쓰러짐(Leaning) · 3D 적층 고온 열예산

*<b>💡 [4F² VCT & 3D DRAM 4대 공정 난제 및 첨단 수율 극복 솔루션 트리] 극저온(-60℃) 필라 식각, 저저항 Mo BBL 매립, 초임계 CO2(γ=0) 무결점 건조, 저온 IGZO 산화물 3D 다층화</b>*

2D 6F² (COB 실린더) vs 4F² VCT 셀 평면도 비교

🔍 왜 필요한가? — 2D DRAM이 벽에 부딪힌 진짜 이유

셀이 기억하려면 “전하 양동이”가 필요하다

DRAM 한 비트는 트랜지스터 스위치 하나와 커패시터 양동이 하나다. 양동이에 전자를 채워 1, 비워 0. 리프레시 주기 동안 물이 새면 데이터가 죽는다. 양동이 용량 Cs가 줄면 (1) 센스앰프가 비트라인 기생과 구분하지 못하고, (2) 누설에 취약해지고, (3) 소프트에러(알파/중성자)에 무너진다. 현장 설계 기준은 2D DRAM 양산 표준 Cs ≥ 20~25 fF와, 서브 10nm 및 3D DRAM VCT 극한 스케일링 물리 하한선 Cs ≳ 10~15 fF의 2대 계층으로 명확히 고정된다. 노드가 줄어도 이 하한선은 크게 못 낮춘다. 물리와 노이즈 마진이 허락하지 않는다.

면적은 줄고, 높이는 미친 듯이 는다

커패시터를 평면 플레이트로 두면 면적 ∝ F²로 죽으므로, 업계는 실린더·필라·다층 유전체로 높이를 올렸다. 스토리지 노드 식각 종횡비는 1y/1z에서 이미 40:1을 넘고, 1a/1b 논의에서는 50~80:1 이야기가 나온다. 고층 아파트 복도가 너무 좁아 벽을 깎다 옆집과 뚫리는 것과 같다.

그 결과:

트랜지스터도 평면의 죄수였다

액세스 트랜지스터는 짧은 채널에서 오프 누설(Ioff) 과 온 전류(Ion) 를 동시에 만족해야 한다. 리세스 채널(RCAT), 핀, 베리드 채널(BCAT)로 실효 채널을 늘렸지만, 6F² 레이아웃은 활성 영역·게이트·비트라인이 평면에서 서로 자리를 뺏는 퍼즐이다. 더 줄이면 패터닝이 EUV+멀티패터닝 지옥이 되고, 기생 용량이 센스 마진을 먹는다.

6F²의 기하학

최소 피처 F일 때 워드라인 피치 2F, 비트라인 피치 3F 조합이 전형적인 6F²다. 같은 F에서 4F²는 면적 2/3. 1Gb 다이에서 셀 어레이가 면적의 대부분을 차지하므로, 아키텍처 한 방이 노드 반 세대 이상의 밀도 효과가 난다. 이게 VCT를 미는 경제적 이유다.

📐 이론을 지탱하는 3대 수식과 직관적 물리

DRAM이 2D에서 3D VCT로 진화하는 동력은 센스 앰프 신호 판별 마진, 전하 보존 유지 시간, 셀 레이아웃의 기하학적 극한이라는 3대 물리 법칙에 뿌리를 두고 있다.

[수식 1] DRAM 비트라인 센싱 전압 마진(Sensing Margin Δ V_BL)

커패시터에 저장된 전하(Q_s = Cs · V_s)가 워드라인이 켜지는 순간 프리차지된 비트라인(V_BL = VDD/2)과 공유될 때 발생하는 전압 변화량 Δ V_BL은 다음과 같다:

[수식 2] DRAM 데이터 유지 시간(Retention Time τ_ret)과 4대 누설전류

DRAM 커패시터에 저장된 전하가 누설전류(I_leak)로 빠져나가 데이터가 증발하기 전까지 버티는 시간 τ_ret은 다음과 같다:

총 누설전류는 4가지 물리 경로의 합으로 결정된다:

[수식 3] 2D 6F² 셀 한계 vs 4F² VCT 기하학적 면적 수식

전통적인 2D DRAM 셀 면적은 워드라인 피치와 비트라인 피치의 기하학적 배치 제약으로 인해 6F² 이하로 줄일 수 없다:

3D NAND가 이미 보여 준 길

NAND는 평면을 포기하고 층을 쌓아 원가를 꺾었다. DRAM은 1T1C + 고Cs + 고속 랜덤이라 층 쌓기가 훨씬 어렵다. 그래서 중간 다리로 먼저 셀을 4F² 수직 채널로 바꿔 평면 밀도를 먹고, 그다음 필라/캡을 다층화하는 로드맵이 잡혔다. VCT는 “3D DRAM의 입구”이지, 최종 목적지가 아니다.

⚙️ 심층 작동 메커니즘 & 팹 단위 공정

VCT가 하는 일 — 전선을 기둥으로

평면 MOSFET은 채널이 웨이퍼 표면에 누워 있다. VCT는 실리콘 필라를 세우고, 전류가 위↔아래로 흐르게 한다. 게이트가 필라를 둘러싸면(surrounding gate / GAA) 정전 제어가 극적으로 좋아진다. 짧은 게이트 길이에서도 Ioff를 막고, 바디가 떠 있는 플로팅 바디 효과는 도핑·접지 스킴·듀얼 게이트로 다스린다.

읽기/쓰기:

커패시터 배치 옵션 (업체·세대에 따라 혼재):

1. 필라 상부 고전 실린더 — 2D 캡 노하우 재사용, AR 문제는 남음. 2. 필라 옆 수평 트렌치/컵 — 높이를 옆으로 풀어 AR을 낮춤. 3. 스택 커패시터 다층 — 진정한 3D DRAM으로 가는 본선.

단위 공정 — 현장에서 실제로 싸우는 스텝

1) 필라 패터닝 하드마스크는 보통 비정질 탄소(ACL) + SiON/SiO₂/SiN 다층. 1x nm CD에 EUV 또는 멀티패터닝. 필라 어레이는 밀도가 높아 로딩 효과(열린 곳 vs 빽빽한 곳 식각 속도 차)가 심하다. 레시피는 소스 파워(라디칼), 바이어스 파워(이온), 펄스 듀티, 웨이퍼 온도(정전척 −20~60 °C 대역)를 묶어 프로파일을 잡는다.

2) 초고 AR 실리콘 식각 Cl₂/HBr/O₂/NF₃/SF₆ 계열 ICP. 사이드월 패시베이션(SiOBr, 폴리머)이 부족하면 언더컷, 과하면 잔류·CD 손실. 보잉이 생기면 게이트 올어라운드 두께가 높이 방향으로 들쭉날쭉 → Vt 산포. 펄스 바이어스와 중간 세정(in-situ strip)으로 부산물을 빼낸다. 장비는 램리서치 도전체/실리콘 식각 플랫폼, TEL 마그넷론/ICP, AMAT 센트리스 계열이 전면에 있다.

3) 손상층 제거와 채널 품질 식각된 필라 표면은 아몰퍼스·격자 결함·잔류 Br/Cl. 습식(dHF, SC1 약액) + H₂ 어닐 + 선택 에피 재성장으로 채널을 되살린다. 여기를 대충 하면 계면 트랩 Dit ↑, 서브스레숄드 스윙 악화, GIDL, 리프레시 페일.

4) 게이트 스택 DRAM 액세스는 로직 HKMG와 결이 다르다. 누설과 신뢰성(TDDB, NBTI/PBTI)이 리프레시와 직결. 열산화 또는 ISSG로 계면 SiO₂ 수 Å, 그 위 ALD SiON / 고-k, 일함수는 TiN, W, Mo, 도핑 폴리 조합. 필라 전면을 균일하게 덮는 컨포멀 ALD가 생명이다. 온도 창은 하류 캡 열예산과 충돌하므로 저온 ALD(200~400 °C급)와 후속 스파크 어닐의 타협이 핵심이다.

5) 워드라인 분리 필라 사이를 채운 게이트 금속을 이방성 에치백해 각 필라 둘레에만 링 게이트를 남기거나, 라인 형태로 WL을 정의한다. 에치백 과하면 필라 상단 노출(숏), 부족하면 WL-WL 브릿지. CMP 디스싱·이로전은 어레이 가장자리에서 특히 심하다.

6) 소스/드레인 필라 상·하단 n+ (또는 p+ 변형). 빔 이온주입은 그림자가 나서 플라즈마 도핑(PLAD), 모노레이어 도핑, 인시추 도핑 에피가 유리하다. 활성화는 레이저/플래시 어닐로 확산을 최소화. 필라 내 도핑 구배가 기울면 직렬저항과 펀치스루가 동시에 나빠지는 잔인한 트레이드오프가 생긴다.

7) 커패시터 MIM 고-k는 ZAZ, HfO₂ 계, TiO₂/SrTiO₃ 연구, 전극은 TiN, Ru, Mo. ALD 사이클이 구멍 끝까지 도달해야 한다. 전구체 예: TEMAZ/Zr, TMA/Al, TiCl₄, RuO₄ 계. 퍼지 부족 → 파티클·기상 반응. 오존/O₂ 플라즈마 산화 조건이 전극 산화와 유전율 결정. 형성 가스 어닐로 트랩을 줄인다.

8) 배선과 기생 비트라인은 저항이 센스 시간에 직결. W → 저저항 금속(Ru, Mo) 검토가 2D 말기와 동일하게 VCT에도 따라온다. 배리어(TiN, TaN)가 두꺼우면 금속 단면이 줄어 역효과. 하부 BL을 필라 아래에 깔면 열예산·콘택트 정렬이 새로운 정렬 전쟁(overlay)이 된다.

9) 모듈 통합 순서의 철학 “캡 먼저 vs 트랜지스터 먼저”는 열예산 전쟁이다. 고-k 캡은 고온을 싫어하고, 채널 에피·활성화는 온도를 원한다. VCT는 필라 높이가 곧 채널 길이이자 열 경로라, 스파이크 어닐 균일성(웨이퍼 에지) 이 수율 지도에 그대로 찍힌다.

장비 메커니즘을 한 줄로

식각기는 이온의 망치(이방성)와 라디칼의 화학(선택비) 을 펄스로 섞는 타악기이고, ALD는 표면이 흡착으로 포화될 때까지 기다리는 정밀 도장이다. VCT 수율은 이 두 악기가 필라 높이 전 구간에서 박자를 맞추는지에 달려 있다.

⚠️ 나노 한계 결함 및 현장 해결책

신뢰성 포인트

계측은 CD-SEM만으로 부족하다. TEM/STEM 단면을 필라 높이 전 구간, OCD/스케터로메트리로 보잉, 프로브로 Vt 꼬리, 어레이 레벨 리텐션 비트맵이 한 세트다. “평균은 좋은데 1 ppm 꼬리가 죽는” 전형적인 메모리 싸움이다.

📊 주요 세대별/방식별 기술 스펙 비교

숫자 감각 (오더 오브 매그니튜드, 제품·세대에 따라 변동):

🏢 글로벌 파운드리·메모리·장비 생태계 및 업계 실측

메모리 IDM

로직 파운드리와의 접점

장비

실측적 교훈 (라인에서 반복되는 것)

1. 2D 마지막 노드에서 마스크 장수·EUV 도즈·재작업이 비트당 원가를 잠식한다. 4F²는 이론 밀도만으로 이기고, 수율이 90%대 중후반을 못 내면 진다. 2. 파일럿에서 예쁜 TEM이 나와도 1억 비트 리텐션 꼬리가 안 잡히면 제품이 아니다. 3. HBM은 이미 3D지만 TSV 3D다. 셀 3D와 혼동하면 로드맵 회의가 산으로 간다. 4. 재료 하나(예: Ru BL, 신 고-k)를 바꾸면 식각 화학·CMP 슬러리·신뢰성 전체가 다시 열린다. VCT는 모듈 하나가 아니라 통합 열예산 재설계다.

작동을 한 번에 꿰는 스토리

밤의 도시로 돌아가자. 2D DRAM은 모든 집을 땅에 붙이고 냉장고만 고층으로 올렸다. 엘리베이터가 흔들리고 옆 건물과 붙었다. 4F² VCT는 집을 타워형으로 세워 거실(채널)을 세로로 쓰고, 대지 등기를 6평에서 4평으로 줄인 재개발이다. 그 타워를 여러 층 올리면 비로소 3D DRAM이다. 성공의 조건은 화려한 회로가 아니라, 곧은 필라, 깨끗한 계면, 구멍 끝까지 들어가는 ALD, 그리고 꼬리 비트를 죽이지 않는 리텐션이다. 이 네 가지가 lit 되면 비트당 원가 곡선이 다시 아래로 꺾이고, 안 되면 2D 연장과 HBM 패키징이 더 싸 보이는 잔인한 원가 테이블이 남는다.

🔗 관련 링크

핸드북 내부 연계 학습: